【正文】 出數(shù)據(jù)的采集工作，最后通過雙口 RAM 實現(xiàn) 與 FPGA 之間的 雙 CPU 雙向?qū)崟r 通信。采用 300 毫米晶圓，以 TSMC 成功的 90nm 工藝技術(shù)為基礎(chǔ)，具有 33216 個邏輯單元，具有一整套最佳的功能，包括嵌入式 18? 18乘法器、專用外部存儲器接口電路、 4Kbit 嵌入式存儲器塊、鎖相環(huán)和高速差分 I/O 能力。 （ 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 FPGA 的主要特點 ： （ 1）采用 FPGA 設(shè)計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到可用的芯片。 FPGA 內(nèi)部包含許多基本的可編程邏輯單元 ，用戶 用軟件設(shè)計就可以實現(xiàn)將基本邏輯單元以不同的方式連接起來實現(xiàn)定制 的功能和應(yīng)用，與 ASIC 相比不僅僅降低了開發(fā)成本，而且增加了靈活性。 FPGA 器件及其系統(tǒng)是開發(fā)大規(guī)模數(shù)字集成電路的最新技術(shù)。 微控制器 選型 圖 STM32 模塊結(jié)構(gòu)框圖 AD7656 和 IDT 7133 都沒有控制 單元 ，需要微控制器對其工作進行控制，以往 設(shè)計采集模塊， 多使用 8 位的 單片機或者 DSP 等完成， 8 位 的單片機雖然價格便宜、開發(fā) 方便 ，但是由于 位數(shù)低 、 接口過少、經(jīng)常遇到 處理能力不夠、資源不夠用等 情況， 如果是使用 16 位或 32 位的 高級 單片機或者 DSP，價格又相對比較高。 哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 15 R/ UBW ：高字節(jié)讀 /寫控制端，高電平時為讀數(shù)據(jù)狀態(tài)，低電平為寫狀態(tài)。 圖 IDT 7133 管腳圖 主要功能引腳 ： I/O0~I/O15：數(shù)據(jù)線，用來傳送數(shù)據(jù)。為了避免兩側(cè)端口同時對同一存儲單元進行訪問， IDT 7133 具有片內(nèi)仲裁邏輯，仲裁邏輯可以決定哪一側(cè)具有訪問權(quán)。 本系統(tǒng)中數(shù)據(jù)的解算工作需要一定的時間，而加速度計輸出的采集速率特別快，導(dǎo)航計算機比較重要的要求之一就是實時性，每次進行解算的一組數(shù)據(jù)一定是剛剛采集到的最新數(shù)據(jù)，如果使用 FIFO 存儲器做采集到的數(shù)據(jù)的緩沖存儲器，那么就會出現(xiàn)讀取不到最新數(shù)據(jù)的情況，比如：采集數(shù)據(jù)需要 1 個時刻，而解算過程需要三個時刻，在 1 時刻對采集到的第一組數(shù)據(jù)（ 01 時刻采集的數(shù)據(jù)）進行解算工作，則在 4 時刻進行下一組數(shù)據(jù)的解算，理論上此時應(yīng)該對 34 時刻采集到數(shù)據(jù)進行解算，但是這段時間實際上一共又采 集了 3 組數(shù)據(jù)都被存儲在 FIFO 寄存器中，此時卻只能讀取到 12 這一時間所采集到的那組數(shù)據(jù)，而讀不到 34 時刻的數(shù)據(jù)。 （ 2）并行通信： 一般是利用微控制器的 I/O 口實現(xiàn)，但是占用比較多的管腳資源，還需要加緩沖器和鎖存器等，傳輸?shù)臄?shù)據(jù)量比較大的時候還會占用過多的 CPU 時間，影響整體的處理性能。 W /B：字 /字節(jié) 輸出 模式 的 選擇。 VSS： 負電源端。 REF IN/ REF OUT ：片內(nèi) /片外基準(zhǔn)電源選擇。 CS ：片選信號，低電平有效 。所有這 11 個AGND 引腳都應(yīng)接地。數(shù)字電源和模擬電源必須保持電勢一致，兩者電勢差不能超過 V。 V1 ~ V6： 6 個通道的模擬輸入端，模擬信號的變化范圍由 RANG 引腳決定。 AD7656 是一款高性能 、高分辨率、多通道、高轉(zhuǎn)換速率和低功耗的 16位逐次逼近型 ADC，單片可以同時對 6 通道進行同步 A/D 轉(zhuǎn)換， 因為本無陀螺捷聯(lián)慣導(dǎo)系統(tǒng)采用 9 加速度計的配置方案，所以需要兩片 AD7656， 每 個 通道哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 11 達 250kSPS 的采樣速率， 最大采樣頻率高達 8MHz。 綜上分析，本系統(tǒng)決定使用美國模擬 器件公司發(fā)布的一款高性能 ADC 芯片 AD7656（兩片） 。根據(jù)本系統(tǒng)要求，加速度計的采樣精度要達到 10 4? g， 由 A/D 轉(zhuǎn)換器轉(zhuǎn)換精度的計算公式：minmaxUU = 112 ?N ，其中 Umax 為輸入加速度計的最大值， Umin 為輸入加速度計信號的最小值， N 為A/D 轉(zhuǎn)換后的數(shù)字量的位數(shù)。不同的應(yīng)用場合對加速度計精度的要求各不相同，其中導(dǎo)航級應(yīng)用的要求最高，加速度計需要 ? g（即10 6? g）的 分辨率 ，但目前考慮到價格和技術(shù)等因素的考慮，微機械加速度計還很難達 到導(dǎo)航級的應(yīng)用 。 哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 9 電容式硅微加速度計的結(jié)構(gòu)和工作原理 加速度計 包括 敏感質(zhì)量塊 m 和慣性力 F 的測量元件。 （ 3） 功耗低 ： 作為嵌入式設(shè)備，有些時候需要導(dǎo)航計算機長期穩(wěn)定的工作，所以導(dǎo)航計算機的整體功耗不能太高， 否則會影響使用壽命或穩(wěn)定性。嵌入式技術(shù)是以某種特殊的應(yīng)用為核心，以計算機技術(shù)為基礎(chǔ)，軟、硬件可“裁減”，適應(yīng)對功能、實時性、可靠性、成本、功耗、安全性、體積、重量等方面因素而 設(shè)計的 專用計算機系統(tǒng)。 9 個加速度計的配置方案通過合理的安裝加速度計，可以直接得到角加速度，和 6 個加速度計配置方案比減輕了導(dǎo)航計算機的運算負擔(dān)，提高了運算速度，而且增加了 3 個冗余信息， 有了這 3 個冗余信息，就 可以得到載體姿態(tài)角速度的部分誤差，通過補償 能夠 提高角速度解算的精度。 哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 6 第 2章 系統(tǒng)總體設(shè)計方案 無陀螺捷聯(lián)慣導(dǎo)系統(tǒng)的工作原理 有陀螺 的 捷聯(lián)慣導(dǎo)系統(tǒng)一般安裝 6 個慣性敏感元件 用于描述載體在空間的運動狀態(tài) ， 3 個陀螺儀和 3 個加速度計 ，其中 3 個加速度計用于描述載體質(zhì)心的平動， 3 個陀螺儀用于描述載體繞其 質(zhì)心的轉(zhuǎn)動。 第三章：導(dǎo)航計算機的 數(shù)據(jù)采集模塊 。 論文總共分為四章，各章節(jié)的概要如下： 第一章：緒論。本論文在總結(jié)了導(dǎo)航計算機發(fā)展的需求及各方案的優(yōu)缺點后，提出了基于 FPGA 的導(dǎo)航計算機設(shè)計方案，并制造出工程樣機，為接下來完善并實用化打下基礎(chǔ)。 本論文中 所采取 的方案是采用 FPGA 作為核心芯片，使用 SOPC 技術(shù)可以將導(dǎo)航計算機所需的 Nios II 處理器（ Nios II 軟核具有超過 200DMIP 的性能）、外圍接口設(shè)計、通信等功能集成在一片 FPGA 芯片內(nèi)部資源里，很大程度的降低了系統(tǒng)的體積和功耗，節(jié)省了設(shè)計成本，加快了設(shè)計周期，而且出現(xiàn)問題或者升級時可以對 FPGA 芯片進行重新配置，還提高了系統(tǒng)的可靠性。后來出現(xiàn)了小型的工業(yè)計算機，如 PC/104， PC/104 是采用 X86 架構(gòu)處理器在工業(yè)控制領(lǐng)域中的典型應(yīng)用， 基于 PC/104 的導(dǎo)航計算機的電路設(shè)計相對比較簡單，軟件開發(fā)也比較便捷，相關(guān)應(yīng)用技術(shù)相對也比較成熟， 從 90 年代至今被 廣泛的應(yīng)用在導(dǎo)航計算機設(shè)計中 [14]。 所以無陀螺捷聯(lián)慣導(dǎo)系統(tǒng)越來越受到國內(nèi)外專家的重視。 2021 年， Chin Woo 給出了一個決定加速度計配置方式是否可行的充分條件。1982 年， Shmuel 在 總結(jié) 了前幾個人的 研究結(jié)果 基礎(chǔ)上 ，研究出了借助于旋轉(zhuǎn)或振動加速度計三元組組成無陀螺的慣性測量組件，并給出了如何從加速度計輸出的比力信息中解算出線加速度和角加速度的方法。 舍棄陀螺 而 只采用加速度計測量載體角速度的想法 是 DiNapoli 于 1965 年在他的碩士論文中提出的 。通常情況下，慣性導(dǎo)航系統(tǒng)中都是采用陀螺儀測量載體的角速度信息，采用高性能陀螺儀可以獲得很高的導(dǎo)航精度，但是這需要很高的成本，而且當(dāng)載體具有很大的線加速度或者很大的角速度時，需要陀螺承受很大的沖擊， 而陀螺儀最大的弱點就是抗沖擊能力差 。 哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 2 圖 平臺式慣性導(dǎo)航系統(tǒng)原理框圖 捷聯(lián)式慣性導(dǎo)航系統(tǒng)： 將陀螺儀和加速度計直接安裝在運動載體上，利用數(shù)學(xué)平臺對導(dǎo)航參數(shù)進行計算的慣性導(dǎo)航系統(tǒng)。 慣性導(dǎo)航系統(tǒng)的分類 從結(jié)構(gòu)上區(qū)分，慣性導(dǎo)航系統(tǒng)主要分為平臺式慣性導(dǎo)航系統(tǒng)和捷聯(lián)式慣性導(dǎo)航系統(tǒng)兩大類。 慣性導(dǎo)航 不像天文導(dǎo)航要觀測天體，也 不同于無線電導(dǎo)航和衛(wèi)星導(dǎo)航需要地面臺站， 慣性導(dǎo)航 可以不依賴地面 或天空的任何輔助設(shè)備而完成 導(dǎo)航任務(wù)，適于全球?qū)Ш?。 導(dǎo)航一般可以分為自主式導(dǎo)航和非自助式導(dǎo)航。數(shù)據(jù)采集模塊由 STM32 負責(zé)控制兩片 AD7656 將 9 個 加速度計輸出的模擬信號轉(zhuǎn)換為數(shù)字信號 。無陀螺捷聯(lián)慣導(dǎo)系統(tǒng)因為舍棄了陀螺儀，與有陀螺的捷聯(lián)慣導(dǎo)系統(tǒng)相比具有低成本、低功耗、反應(yīng)速度快、動態(tài)范圍大等優(yōu)點。捷聯(lián)慣導(dǎo)系統(tǒng)同平臺式慣導(dǎo)系統(tǒng)相比具有可靠性高、壽命長、節(jié)省體積空間等優(yōu)點。 系統(tǒng)主要 包括數(shù)據(jù)采集模塊和數(shù)據(jù)解算模塊 兩部分 。 關(guān)鍵詞 ： GFSINS；導(dǎo)航計算機； FPGA； SOPC； STM32； 雙口 RAM 哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 II Abstract Gyroscope Free Strapdown Inertial Navigation System(GFSINS) is a kind of Inertial Navigation System, accelerometers are derectly fixed in the carrier without using gyroscope. So acceleration is the exclusive in formation source, we can get all the navigation parameters by puting. Compared with The Platformtype Inertial Navigation System The Strapdown Inertial Navigation System is high reliability, longevity, small volume and so on. Compared with Strapdown Inertial Navigation System with gyroscope, GFSINS is low cost, low power, promote reaction, wide dynamic range and so on. With the emergence of submicron technology, FPGA chips have bee more and more popular, thus making the system on a programmable chip (SOPC) design the mainstream technique in embedded system design field. Take the features and application requirements of gyroscope free strapdown inertial navigation system with nine accelerometers into consideration, the thesis put forward a hardware design scheme of gyroscope free strapdown inertial navigation puter based on FPGA. The system includes data acquisition module and data decoding module two parts. In the data acquisition module, two AD7656 chips will change the analog signals from nine accelerometers into digital signals controlled by STM32. In the data decoding module, the internal hardware logic of FPGA is constructed by SOPC technology. The key algorithm is acplished by highperformance 32bit processor Nios II, in which realized the floating point arithmetic. Finally, the principle chart and PCB design is finished, making a test model, laying the foundation for the further research work of GFSINS. Keywords： GFSINS； Navigation puter； FPGA； SOPC； STM32； DPRAM 哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 III 目錄 摘要 ............................................................................................................................... I Abstract ...................................................................................