【正文】 導(dǎo)航計(jì)算機(jī)的體積和功耗都比較大，處理能力也不是十分理 想 ，只能用于一些平臺(tái)哈爾濱工程大學(xué)專(zhuān)業(yè) 碩士學(xué)位論文 4 級(jí)的慣導(dǎo)系統(tǒng)解算導(dǎo)航參數(shù) 。 因此無(wú)陀螺捷聯(lián)慣性導(dǎo)航系統(tǒng)相對(duì)于有陀螺的捷聯(lián)慣性導(dǎo)航系統(tǒng)具有動(dòng)態(tài)測(cè)量范圍大、可靠性高、成本低、使用壽命長(zhǎng)、啟動(dòng)時(shí)間短等優(yōu)點(diǎn)。 慣性導(dǎo)航 是 20 世紀(jì)中期才發(fā)展起來(lái)的一門(mén)技術(shù) ，是根據(jù)牛頓慣性定理，利用載體上的慣性敏感元件（陀螺儀、加速度計(jì) ），測(cè)量載體相對(duì)慣性空間的線運(yùn)動(dòng)和角運(yùn)動(dòng)參數(shù)，在給定的初始條件下，輸出載體的姿態(tài)參數(shù)和導(dǎo)航定位參數(shù) [2]。 本論文根 據(jù) 以九加速度計(jì)為配置方案的 無(wú)陀螺捷聯(lián)導(dǎo)航計(jì)算機(jī)的特點(diǎn)和應(yīng)用要求，提出了基于 FPGA 的無(wú)陀螺捷聯(lián)慣性導(dǎo)航系統(tǒng)的硬件設(shè)計(jì)方案。 陀螺儀可以敏感到平臺(tái)的角運(yùn)動(dòng)，平臺(tái)通過(guò)穩(wěn) 定回路可以跟蹤某一給定的坐標(biāo)系（如地理坐標(biāo)系） ， 加速度計(jì)可以輸出某一軸向的比力信息，經(jīng)過(guò)導(dǎo)航計(jì)算機(jī)的運(yùn)算可以提取出載體的加速度，進(jìn)而計(jì)算出載體的速度、位置等信息。 1994 年 Jeng Heng Chen 發(fā)表了一種新的使用六個(gè)加速度的無(wú)陀螺慣導(dǎo)設(shè)計(jì) 方案。 論文 的 意義和主要 內(nèi)容 雖然無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)的理論 已經(jīng)提出了近 幾 十年，但是由于受到導(dǎo)航計(jì)算機(jī)發(fā)展及加速度計(jì)精度的約束，一直沒(méi)有受到廣泛的重視，目前仍處于理論研究階段，尚未投入到實(shí)際工程應(yīng)用中去。 圖 無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)的工作原理 根據(jù)無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)的基本原理可知，無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)最少需要6 個(gè)加速度計(jì)輸出的比力信息，再通過(guò)相應(yīng)的運(yùn)算處理，才可以得到載體導(dǎo)航需要的全部導(dǎo)航參數(shù)。 如圖 為單軸電容式硅微加速度計(jì)結(jié)構(gòu)示意圖，當(dāng)有加速度產(chǎn)生的時(shí)候 ， 會(huì)有力作用在質(zhì)量快上，使質(zhì)量塊發(fā)生相對(duì)位移，質(zhì)量塊上的橫臂 的移動(dòng)會(huì)改變電容極板間的距離，從而改變電容的大小， 最后可以 通過(guò)電路輸出敏感到的與加速度成比例的電壓值。 AD7656 的主要特性： （ 1）采用 iCMOS 知道工藝 （ 2）獨(dú)立的的 6 通道逐次逼近型 ADC （ 3）雙極性輸入 （ 4）硬 /軟件可調(diào)輸入范圍： ? 10V或 ? 5V （ 5）高速的數(shù)據(jù)吞吐率： 250kSPS （ 6）串行輸出和高速的并行輸出兩種輸出方式 AD7656 主要功能引腳： REFCAPA， B， C：退藕電容連接引腳，通過(guò)電容接地。 WR /REF DISEN/ ：寫(xiě)選通 /基準(zhǔn)使能 /非使能。 （ 4） 共享式多端口存儲(chǔ)器實(shí)現(xiàn) ： 雙口 RAM 和 FIFO（ First In First Out） 是常用的兩種多端口的存儲(chǔ)器， 雙口 RAM 和 FIFO 因?yàn)榫哂袃山M地址線和兩組數(shù)據(jù)線，所以 允許 兩個(gè) CPU 同時(shí)對(duì)它們 訪問(wèn)， 這樣就 大大提高了通信效率， 對(duì) CPU 的軟 /硬件設(shè)置也沒(méi)有特殊的要求， 比較 適合異種 CPU 之間異步高速系統(tǒng)中。 OE ：輸出允許端口，低電平有效。 （ 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I/O 引腳資源。 AOP 的輸出范圍是 ~，對(duì)應(yīng)的加速度計(jì)量程是 2g~+2g，輸出的是正向加速度。 本系統(tǒng)中采哈爾濱工程大學(xué)專(zhuān)業(yè) 碩士學(xué)位論文 22 用高速的并行接口工作模式 ，將 SER/ PAR 管腳設(shè)為低電平即可選擇并行接口工作模式 。 WR /REF DISEN/ 、 RANGE 兩個(gè)管腳始終設(shè)置為高電平，所以連在一起，然哈爾濱工程大學(xué)專(zhuān)業(yè) 碩士學(xué)位論文 23 后接數(shù)字電源的輸入，分別代表基準(zhǔn)使能，使輸入電壓范圍是 2 倍的基準(zhǔn)電壓即將輸入電壓范圍設(shè)置為 ? 5V。雙口 RAM IDT7133 需要 +5V 電源 供電。 ARM 公司 收購(gòu)了 Keil 公司后 ， 在 2021 年推出了 嵌入式開(kāi)發(fā)工具M(jìn)DK(Microcontroller Development Kit)， MDK 是用來(lái)開(kāi)發(fā)基于 ARM 核控制器的嵌入式應(yīng)用程序的開(kāi)發(fā)工具。 編譯器能生成優(yōu)化的 32 位 ARM 指令集、 16 位 Thumb 指令集哈爾濱工程大學(xué)專(zhuān)業(yè) 碩士學(xué)位論文 28 以及最新的 Thumb2 指令集代碼， 支持 C/C++， 生成的代碼具有 容量最小、 密度高、 性能高等 特點(diǎn) [10]。 +5V到 5V電壓 轉(zhuǎn)換電路 DCDC 轉(zhuǎn)換器可以將一種直流電壓轉(zhuǎn)換成另一種直流電壓。 STBY 接數(shù)字電源上， 不使 用空閑模式。 CONVST A， B， C 分別對(duì)應(yīng) 兩路模擬輸入通道的轉(zhuǎn)換使能，因?yàn)樾枰獙?duì) 9 路加速度計(jì)進(jìn)行同時(shí)采集，所以?xún)善?AD7656 的 CONVST X都使其高電平 ， 而且每片的 CONVST A， B， C 三個(gè)管腳都接在一起就行，由STM32 的 I/O 口控制高低電平，第一片采 6 路加速度計(jì)信號(hào)，第二片采 3 路加速度計(jì)信號(hào)。如圖 為加速度計(jì)的硬件連接原理圖。 （ 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 微控制器 選型 圖 STM32 模塊結(jié)構(gòu)框圖 AD7656 和 IDT 7133 都沒(méi)有控制 單元 ，需要微控制器對(duì)其工作進(jìn)行控制，以往 設(shè)計(jì)采集模塊， 多使用 8 位的 單片機(jī)或者 DSP 等完成， 8 位 的單片機(jī)雖然價(jià)格便宜、開(kāi)發(fā) 方便 ，但是由于 位數(shù)低 、 接口過(guò)少、經(jīng)常遇到 處理能力不夠、資源不夠用等 情況， 如果是使用 16 位或 32 位的 高級(jí) 單片機(jī)或者 DSP，價(jià)格又相對(duì)比較高。 本系統(tǒng)中數(shù)據(jù)的解算工作需要一定的時(shí)間，而加速度計(jì)輸出的采集速率特別快，導(dǎo)航計(jì)算機(jī)比較重要的要求之一就是實(shí)時(shí)性，每次進(jìn)行解算的一組數(shù)據(jù)一定是剛剛采集到的最新數(shù)據(jù)，如果使用 FIFO 存儲(chǔ)器做采集到的數(shù)據(jù)的緩沖存儲(chǔ)器，那么就會(huì)出現(xiàn)讀取不到最新數(shù)據(jù)的情況，比如：采集數(shù)據(jù)需要 1 個(gè)時(shí)刻，而解算過(guò)程需要三個(gè)時(shí)刻，在 1 時(shí)刻對(duì)采集到的第一組數(shù)據(jù)（ 01 時(shí)刻采集的數(shù)據(jù)）進(jìn)行解算工作，則在 4 時(shí)刻進(jìn)行下一組數(shù)據(jù)的解算，理論上此時(shí)應(yīng)該對(duì) 34 時(shí)刻采集到數(shù)據(jù)進(jìn)行解算，但是這段時(shí)間實(shí)際上一共又采 集了 3 組數(shù)據(jù)都被存儲(chǔ)在 FIFO 寄存器中，此時(shí)卻只能讀取到 12 這一時(shí)間所采集到的那組數(shù)據(jù)，而讀不到 34 時(shí)刻的數(shù)據(jù)。 REF IN/ REF OUT ：片內(nèi) /片外基準(zhǔn)電源選擇。 V1 ~ V6： 6 個(gè)通道的模擬輸入端，模擬信號(hào)的變化范圍由 RANG 引腳決定。不同的應(yīng)用場(chǎng)合對(duì)加速度計(jì)精度的要求各不相同，其中導(dǎo)航級(jí)應(yīng)用的要求最高，加速度計(jì)需要 ? g（即10 6? g）的 分辨率 ，但目前考慮到價(jià)格和技術(shù)等因素的考慮，微機(jī)械加速度計(jì)還很難達(dá) 到導(dǎo)航級(jí)的應(yīng)用 。 9 個(gè)加速度計(jì)的配置方案通過(guò)合理的安裝加速度計(jì)，可以直接得到角加速度，和 6 個(gè)加速度計(jì)配置方案比減輕了導(dǎo)航計(jì)算機(jī)的運(yùn)算負(fù)擔(dān)，提高了運(yùn)算速度，而且增加了 3 個(gè)冗余信息， 有了這 3 個(gè)冗余信息，就 可以得到載體姿態(tài)角速度的部分誤差，通過(guò)補(bǔ)償 能夠 提高角速度解算的精度。本論文在總結(jié)了導(dǎo)航計(jì)算機(jī)發(fā)展的需求及各方案的優(yōu)缺點(diǎn)后，提出了基于 FPGA 的導(dǎo)航計(jì)算機(jī)設(shè)計(jì)方案，并制造出工程樣機(jī)，為接下來(lái)完善并實(shí)用化打下基礎(chǔ)。 2021 年， Chin Woo 給出了一個(gè)決定加速度計(jì)配置方式是否可行的充分條件。 哈爾濱工程大學(xué)專(zhuān)業(yè) 碩士學(xué)位論文 2 圖 平臺(tái)式慣性導(dǎo)航系統(tǒng)原理框圖 捷聯(lián)式慣性導(dǎo)航系統(tǒng)： 將陀螺儀和加速度計(jì)直接安裝在運(yùn)動(dòng)載體上，利用數(shù)學(xué)平臺(tái)對(duì)導(dǎo)航參數(shù)進(jìn)行計(jì)算的慣性導(dǎo)航系統(tǒng)。數(shù)據(jù)采集模塊由 STM32 負(fù)責(zé)控制兩片 AD7656 將 9 個(gè) 加速度計(jì)輸出的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào) 。 關(guān)鍵詞 ： GFSINS；導(dǎo)航計(jì)算機(jī)； FPGA； SOPC； STM32； 雙口 RAM 哈爾濱工程大學(xué)專(zhuān)業(yè) 碩士學(xué)位論文 II Abstract Gyroscope Free Strapdown Inertial Navigation System(GFSINS) is a kind of Inertial Navigation System, accelerometers are derectly fixed in the carrier without using gyroscope. So acceleration is the exclusive in formation source, we can get all the navigation parameters by puting. Compared with The Platformtype Inertial Navigation System The Strapdown Inertial Navigation System is high reliability, longevity, small volume and so on. Compared with Strapdown Inertial Navigation System with gyroscope, GFSINS is low cost, low power, promote reaction, wide dynamic range and so on. With the emergence of submicron technology, FPGA chips have bee more and more popular, thus making the system on a programmable chip (SOPC) design the mainstream technique in embedded system design field. Take the features and application requirements of gyroscope free strapdown inertial navigation system with nine accelerometers into consideration, the thesis put forward a hardware design scheme of gyroscope free strapdown inertial navigation puter based on FPGA. The system includes data acquisition module and data decoding module two parts. In the data acquisition module, two AD7656 chips will change the analog signals from nine accelerometers into digital signals controlled by STM32. In the data decoding module, the internal hardware logic of FPGA is constructed by SOPC technology. The key algorithm is acplished by highperformance 32bit processor Nios II, in which realized the floating point arithmetic. Finally, the principle chart and PCB design is finished, making a test model, laying the foundation for the further research work of GFSINS. Keywords： GFSINS； Navigation puter； FPGA； SOPC； STM32； DPRAM 哈爾濱工程大學(xué)專(zhuān)業(yè) 碩士學(xué)位論文 III 目錄 摘要 ............................................................................................................................... I Abstract ........................................................................................................................ II 第 1章 緒論 ................................................................................................................ 1 慣性導(dǎo)航系統(tǒng)簡(jiǎn)介 ........................................................................................... 1 慣性導(dǎo)航系統(tǒng)的分類(lèi) ................................................................................ 1 無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng) .....................................................................