【正文】 MDK 提供強(qiáng)大的設(shè)備。 MDK主要優(yōu)勢(shì)： MDK 集成了業(yè)界最優(yōu)秀的 RealView 編譯工具。 STM32 固件庫(kù)是一個(gè)固件包，里面包括了程序、 處理器片上外圍接口各種 數(shù)據(jù)結(jié)構(gòu)、覆蓋所有外設(shè)特性的宏單元以及 基本驅(qū)動(dòng)函數(shù) [9]。 編譯器能生成優(yōu)化的 32 位 ARM 指令集、 16 位 Thumb 指令集哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 28 以及最新的 Thumb2 指令集代碼， 支持 C/C++， 生成的代碼具有 容量最小、 密度高、 性能高等 特點(diǎn) [10]。 ARM 公司 收購(gòu)了 Keil 公司后 ， 在 2021 年推出了 嵌入式開發(fā)工具M(jìn)DK(Microcontroller Development Kit)， MDK 是用來開發(fā)基于 ARM 核控制器的嵌入式應(yīng)用程序的開發(fā)工具。 圖 從 5V轉(zhuǎn) 集成 開發(fā) 環(huán)境 介紹 Real View MDK 簡(jiǎn)介 Keil 公司的 ? Vision IDE 是為廣大單片機(jī)及嵌入式開發(fā)者所熟悉 的一個(gè)窗口化的軟件開發(fā)平臺(tái) 。 可以將 +5V 電源轉(zhuǎn)換為穩(wěn)定的 +。1%以內(nèi)。 AMS1117 有可調(diào)電壓的 型號(hào) ， 還有5 個(gè)固定電壓輸出的型號(hào)。 圖 降壓型 DCDC 轉(zhuǎn)換器 內(nèi)部主 電路 DCDC 轉(zhuǎn)換器 有四個(gè)管腳：一個(gè)電壓輸入 VIN、一個(gè)電壓輸出VOUT，兩個(gè)地 GND，連接情況如圖 所示。 DCDC 根據(jù)輸入與輸出電壓的關(guān)系可以分為升壓型、降壓型、升壓 /降壓 Cuk 型。 +5V到 5V電壓 轉(zhuǎn)換電路 DCDC 轉(zhuǎn)換器可以將一種直流電壓轉(zhuǎn)換成另一種直流電壓。雙口 RAM IDT7133 需要 +5V 電源 供電。微控制器 STM32 工作需要+ 電源 供電 。 右側(cè)與左側(cè)管腳用途相同，與 FPGA 的 I/O 相連。 哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 25 R/ UBW 是高字節(jié)讀 /寫控制端， R/ LBW 是低字節(jié)讀 /寫控制端，由于這里是16 位數(shù)據(jù)操作，所以將 R/ UBW 管腳和 R/ LBW 管腳 連在一起，然后再連到 STM32 的一個(gè) I/O 口上。 CEL 是片選引腳， 與 STM32 的 I/O 口連接 。 IDT7133 的硬件連接設(shè)計(jì)如圖 所示 IOL[0]~IOL[15]是 16 位的數(shù)據(jù)總線直接連到微控制器 STM32 的 I/O 上。 DGND 接電源地。 STBY 接數(shù)字電源上， 不使 用空閑模式。 WR /REF DISEN/ 、 RANGE 兩個(gè)管腳始終設(shè)置為高電平，所以連在一起，然哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 23 后接數(shù)字電源的輸入，分別代表基準(zhǔn)使能，使輸入電壓范圍是 2 倍的基準(zhǔn)電壓即將輸入電壓范圍設(shè)置為 ? 5V。 DGND 接在 STM32 的電源地上。 AVCC 直接連到 +5V 電壓源上，為了避免 DVCC 產(chǎn)生的數(shù)字噪聲對(duì) AVCC的影響，將 AVCC 上的 +5V電源通過 0? 電阻后再接到 DVCC 上。 VDD 接 +5V正電源， VSS 接 5V負(fù)電源。 REF IN/REF OUT 管腳接地，表示采用外部基準(zhǔn)電壓。 CONVST A， B， C 三個(gè)管腳連在一起，然后連到 STM32 的一個(gè) I/O 上。如圖 所示為 AD7656 并行接口字模式下的讀操作數(shù)據(jù)流。 CONVST A， B， C 分別對(duì)應(yīng) 兩路模擬輸入通道的轉(zhuǎn)換使能，因?yàn)樾枰獙?duì) 9 路加速度計(jì)進(jìn)行同時(shí)采集，所以兩片 AD7656 的 CONVST X都使其高電平 ， 而且每片的 CONVST A， B， C 三個(gè)管腳都接在一起就行，由STM32 的 I/O 口控制高低電平，第一片采 6 路加速度計(jì)信號(hào)，第二片采 3 路加速度計(jì)信號(hào)。 本系統(tǒng)中采哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 22 用高速的并行接口工作模式 ，將 SER/ PAR 管腳設(shè)為低電平即可選擇并行接口工作模式 。 在 設(shè)計(jì) AD7656 芯片的管腳連接前要 先 確定 AD7656 芯片在采集模塊中的工作模式。為了使得濾波電路幅頻響應(yīng)比較平坦，通常取 R1 和 R2 阻值相同， C1 =2C2 ，此時(shí)如果我們?nèi)2 = F? ， C1 則取 F? ，由于濾波電路的截止頻率212121 CCRRf ?? ，截止頻率 Hzf 400? ，計(jì)算得出 R1 = R2 =28153 ?K 。 典型的巴特沃斯二階低通濾波電路如圖 所示。因此本系統(tǒng)采用有緣濾波電路進(jìn)行低通濾波。 圖 經(jīng)過減法電路后加速度計(jì)輸出信號(hào)和加速度值之間的關(guān)系 低通濾波電路 Model 1221002 型加速度計(jì)輸出信號(hào)頻率為 0~400Hz，干擾信號(hào)多為高頻信號(hào)，因此高于 400Hz的信號(hào)需要濾除。 調(diào)理電路由兩部分組成， 減法電路和低通濾波電路。如圖 為加速度計(jì)的硬件連接原理圖。 AOP 的輸出范圍是 ~，對(duì)應(yīng)的加速度計(jì)量程是 2g~+2g，輸出的是正向加速度。加速度計(jì)有兩個(gè)輸出端口 AON 和 AOP。 加速度計(jì)硬件連接 設(shè)計(jì) Model 1221002 型加速度計(jì)傳 感器的輸出有兩種形式： 至 的單端輸出和 ? 4V 的 差分輸出。 在 本 無(wú)陀螺捷聯(lián)導(dǎo)航系統(tǒng)中，慣性傳感器 是 9 個(gè) MEMS 加速度計(jì) 傳感器， 輸出的信號(hào)是模擬 電壓 信號(hào)，而導(dǎo)航計(jì)算機(jī) 只能識(shí)別數(shù)字信號(hào)，所以需要先用 A/D 芯片將模擬量轉(zhuǎn)換成數(shù)字量， 雖然采集模塊中的微控制器 STM32 內(nèi)部資源中有 AD，但是精度還相對(duì)偏低只有 12位且不能對(duì)多個(gè)通道進(jìn)行同步采樣，無(wú)法滿足系統(tǒng)精度和實(shí)時(shí)性需要，根據(jù)通道數(shù)、數(shù)據(jù)分辨率和采樣速度的要求， 所以 使用 STM32 系列處理器控制兩片 高性能、低功耗的 6 通道 16 位的AD7656 芯片，可同時(shí)對(duì)九路加速度計(jì)進(jìn)行輸出數(shù)據(jù)的采集工作，最后通過雙口 RAM 實(shí)現(xiàn) 與 FPGA 之間的 雙 CPU 雙向?qū)崟r(shí) 通信。 哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 18 第 3章 數(shù)據(jù)采集模塊 從結(jié)構(gòu)來講 無(wú)陀螺捷聯(lián)導(dǎo)航計(jì)算機(jī) 主要分為數(shù)據(jù)采集模塊和數(shù)據(jù)解算模塊兩大部分。采用 300 毫米晶圓，以 TSMC 成功的 90nm 工藝技術(shù)為基礎(chǔ)，具有 33216 個(gè)邏輯單元，具有一整套最佳的功能，包括嵌入式 18? 18乘法器、專用外部存儲(chǔ)器接口電路、 4Kbit 嵌入式存儲(chǔ)器塊、鎖相環(huán)和高速差分 I/O 能力。而 DE2 開發(fā)板上所用的 FPGA 是 Cyclone II 2C35 具有33216 個(gè)邏輯單元，足夠本系統(tǒng) FPGA 開發(fā)部分 使用。 （ 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 （ 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I/O 引腳資源。 FPGA 的主要特點(diǎn) ： （ 1）采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到可用的芯片。而且 用戶可以控制配置數(shù)據(jù)的加載過程，在 現(xiàn)場(chǎng)修改器件的邏 輯功能， 所以 FPGA 被稱作現(xiàn)場(chǎng)可編程門陣列 。 FPGA 內(nèi)部包含許多基本的可編程邏輯單元 ，用戶 用軟件設(shè)計(jì)就可以實(shí)現(xiàn)將基本邏輯單元以不同的方式連接起來實(shí)現(xiàn)定制 的功能和應(yīng)用，與 ASIC 相比不僅僅降低了開發(fā)成本，而且增加了靈活性。 其中可編程邏輯器件 具有更高的集成度、 體積小、開發(fā)周期短、保密性好、性能高、設(shè)計(jì)靈活（可重復(fù)修改）、通用性好 等優(yōu)點(diǎn) 。 FPGA 器件及其系統(tǒng)是開發(fā)大規(guī)模數(shù)字集成電路的最新技術(shù)。 本系統(tǒng)中采用 STM32 系列中的增強(qiáng)型 STM32F103，封裝采用 TQFP100，最高工作頻率為 72MHZ，內(nèi)置高速存儲(chǔ)器（高達(dá) 512K 字節(jié)的閃存和 64K 字節(jié)的 SRAM），豐富的增強(qiáng) I/O 端口和聯(lián)接到兩條 APB 總線的外設(shè)，還包含 3個(gè) 12 位的 ADC， 4 個(gè)通用 16 位定時(shí)器和 2 個(gè) PWM 定時(shí) 器，還包括標(biāo)準(zhǔn)和 先進(jìn)的通信接口：多達(dá) 2 個(gè) I 2 C、 3 個(gè) SPI、 2 個(gè) I 2 S、 1 個(gè) SDIO、 5 個(gè)USART、 1 個(gè) USB 和 1 個(gè) CAN。 微控制器 選型 圖 STM32 模塊結(jié)構(gòu)框圖 AD7656 和 IDT 7133 都沒有控制 單元 ，需要微控制器對(duì)其工作進(jìn)行控制，以往 設(shè)計(jì)采集模塊， 多使用 8 位的 單片機(jī)或者 DSP 等完成， 8 位 的單片機(jī)雖然價(jià)格便宜、開發(fā) 方便 ，但是由于 位數(shù)低 、 接口過少、經(jīng)常遇到 處理能力不夠、資源不夠用等 情況， 如果是使用 16 位或 32 位的 高級(jí) 單片機(jī)或者 DSP，價(jià)格又相對(duì)比較高。 OE ：輸出允許端口，低電平有效。 哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 15 R/ UBW ：高字節(jié)讀 /寫控制端，高電平時(shí)為讀數(shù)據(jù)狀態(tài)，低電平為寫狀態(tài)。 CE ：片選端口，低電平有效，低電平時(shí)芯片的控制邏輯和輸入緩沖區(qū)是工作狀態(tài)。 圖 IDT 7133 管腳圖 主要功能引腳 ： I/O0~I/O15：數(shù)據(jù)線，用來傳送數(shù)據(jù)。雙口 RAM IDT 7133 有多種封裝形式，在這里使用的是 100 管腳的 TQFP封裝。為了避免兩側(cè)端口同時(shí)對(duì)同一存儲(chǔ)單元進(jìn)行訪問， IDT 7133 具有片內(nèi)仲裁邏輯，仲裁邏輯可以決定哪一側(cè)具有訪問權(quán)。 又由于 AD7656 采集 后 的 加速度數(shù)字量 是 16 位的，所以決定使用 IDT 公司推出的 2k? 16 位的 DPRAM(Double Port RAM)IDT 7133， 由于 IDT 7133 具有兩個(gè)操作端口，有兩組讀寫控制線、 11 根地址線和 16 根數(shù)據(jù)線。 本系統(tǒng)中數(shù)據(jù)的解算工作需要一定的時(shí)間，而加速度計(jì)輸出的采集速率特別快，導(dǎo)航計(jì)算機(jī)比較重要的要求之一就是實(shí)時(shí)性，每次進(jìn)行解算的一組數(shù)據(jù)一定是剛剛采集到的最新數(shù)據(jù)，如果使用 FIFO 存儲(chǔ)器做采集到的數(shù)據(jù)的緩沖存儲(chǔ)器，那么就會(huì)出現(xiàn)讀取不到最新數(shù)據(jù)的情況，比如：采集數(shù)據(jù)需要 1 個(gè)時(shí)刻，而解算過程需要三個(gè)時(shí)刻，在 1 時(shí)刻對(duì)采集到的第一組數(shù)據(jù)（ 01 時(shí)刻采集的數(shù)據(jù)）進(jìn)行解算工作，則在 4 時(shí)刻進(jìn)行下一組數(shù)據(jù)的解算，理論上此時(shí)應(yīng)該對(duì) 34 時(shí)刻采集到數(shù)據(jù)進(jìn)行解算，但是這段時(shí)間實(shí)際上一共又采 集了 3 組數(shù)據(jù)都被存儲(chǔ)在 FIFO 寄存器中，此時(shí)卻只能讀取到 12 這一時(shí)間所采集到的那組數(shù)據(jù)，而讀不到 34 時(shí)刻的數(shù)據(jù)。 （ 4） 共享式多端口存儲(chǔ)器實(shí)現(xiàn) ： 雙口 RAM 和 FIFO（ First In First Out） 是常用的兩種多端口的存儲(chǔ)器， 雙口 RAM 和 FIFO 因?yàn)榫哂袃山M地址線和兩組數(shù)據(jù)線，所以 允許 兩個(gè) CPU 同時(shí)對(duì)它們 訪問， 這樣就 大大提高了通信效率， 對(duì) CPU 的軟 /硬件設(shè)置也沒有特殊的要求， 比較 適合異種 CPU 之間異步高速系統(tǒng)中。 （ 2）并行通信： 一般是利用微控制器的 I/O 口實(shí)現(xiàn)，但是占用比較多的管腳資源，還需要加緩沖器和鎖存器等，傳輸?shù)臄?shù)據(jù)量比較大的時(shí)候還會(huì)占用過多的 CPU 時(shí)間，影響整體的處理性能。轉(zhuǎn)換過程如下：?jiǎn)?dòng)轉(zhuǎn)換后，逐次逼近寄存器的 其他位都被控制邏輯電路置 0 只有 最高位 被 置 1，逐次逼近寄存器的信號(hào)經(jīng)過 A/D 轉(zhuǎn)哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 13 換后得到一個(gè)電壓值，將這個(gè)電壓值與輸入信號(hào)在比較器中進(jìn)行比較，如果輸入信號(hào)大于這個(gè)電壓值則轉(zhuǎn)換后的數(shù)字量得最高位為 1 否則為 0，比較器的輸出會(huì)反饋到 A/D 轉(zhuǎn)換器，在進(jìn)行次高位比較之前會(huì)對(duì) A/D 轉(zhuǎn)換器進(jìn)行修正，在邏輯控制電路的時(shí)鐘驅(qū)動(dòng)下，逐次逼近寄存器會(huì)由高位到低位一位一位的進(jìn)行比較和移位操作，直到比較結(jié)束， A/D 轉(zhuǎn)換完成。 W /B：字 /字節(jié) 輸出 模式 的 選擇。 H /S SEL：硬件 /軟件選擇控制引腳。 VSS： 負(fù)電源端。 DB[0]~DB[15]： 16 位數(shù)據(jù)線 哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 12 RESET： 復(fù)位信號(hào)。 REF IN/ REF OUT ：片內(nèi) /片外基準(zhǔn)電源選擇。 WR /REF DISEN/ ：寫選通 /基準(zhǔn)使能 /非使能。 CS ：片選信號(hào)，低電平有效 。 DGND 和 AGND 之間電勢(shì)差不應(yīng)超過 AV CC ：模擬電源電壓，范圍 4. 5 V 到 5. 5 V。所有這 11 個(gè)AGND 引腳都應(yīng)接地。 V DRIVE ：邏輯電源輸入，輸入電壓用于確定接口的運(yùn)行電壓，該引腳的電壓取決于內(nèi)部參考電壓，應(yīng)接去耦電容。數(shù)字電源和模擬電源必須保持電勢(shì)一致，兩者電勢(shì)差不能超過 V。當(dāng)該引腳為高時(shí)，在 BUSY 引腳電平下降沿的下一次轉(zhuǎn)換的輸入電壓范圍是 2 倍的基準(zhǔn)電壓；當(dāng)該引腳為低時(shí)，在 BUSY 引腳電平下降沿的下一次轉(zhuǎn)換的輸入電壓范圍是 4 倍的基準(zhǔn)電壓。 V1 ~ V6： 6 個(gè)通道的模擬輸入端，模擬信號(hào)的變化范圍由 RANG 引腳決定。 AD7656 的主要特性： （ 1）采用 iCMOS 知道工藝 （ 2）獨(dú)立的的 6 通道逐次逼近型 ADC （ 3）雙極性輸入 （ 4）硬 /軟件可調(diào)輸入范圍： ? 10V或 ? 5V （ 5）高速的數(shù)據(jù)吞吐率： 250kSPS （ 6）串行輸出和高速的并行輸出兩種輸出方式 AD7656 主要功能引腳： REFCAPA， B， C：退藕電容連接引腳，通過電容接地。