【正文】 MDK 提供強大的設備。 MDK主要優(yōu)勢： MDK 集成了業(yè)界最優(yōu)秀的 RealView 編譯工具。 STM32 固件庫是一個固件包，里面包括了程序、 處理器片上外圍接口各種 數據結構、覆蓋所有外設特性的宏單元以及 基本驅動函數 [9]。 編譯器能生成優(yōu)化的 32 位 ARM 指令集、 16 位 Thumb 指令集哈爾濱工程大學專業(yè) 碩士學位論文 28 以及最新的 Thumb2 指令集代碼， 支持 C/C++， 生成的代碼具有 容量最小、 密度高、 性能高等 特點 [10]。 ARM 公司 收購了 Keil 公司后 ， 在 2021 年推出了 嵌入式開發(fā)工具MDK(Microcontroller Development Kit)， MDK 是用來開發(fā)基于 ARM 核控制器的嵌入式應用程序的開發(fā)工具。 圖 從 5V轉 集成 開發(fā) 環(huán)境 介紹 Real View MDK 簡介 Keil 公司的 ? Vision IDE 是為廣大單片機及嵌入式開發(fā)者所熟悉 的一個窗口化的軟件開發(fā)平臺 。 可以將 +5V 電源轉換為穩(wěn)定的 +。1%以內。 AMS1117 有可調電壓的 型號 ， 還有5 個固定電壓輸出的型號。 圖 降壓型 DCDC 轉換器 內部主 電路 DCDC 轉換器 有四個管腳：一個電壓輸入 VIN、一個電壓輸出VOUT，兩個地 GND，連接情況如圖 所示。 DCDC 根據輸入與輸出電壓的關系可以分為升壓型、降壓型、升壓 /降壓 Cuk 型。 +5V到 5V電壓 轉換電路 DCDC 轉換器可以將一種直流電壓轉換成另一種直流電壓。雙口 RAM IDT7133 需要 +5V 電源 供電。微控制器 STM32 工作需要+ 電源 供電 。 右側與左側管腳用途相同，與 FPGA 的 I/O 相連。 哈爾濱工程大學專業(yè) 碩士學位論文 25 R/ UBW 是高字節(jié)讀 /寫控制端， R/ LBW 是低字節(jié)讀 /寫控制端，由于這里是16 位數據操作，所以將 R/ UBW 管腳和 R/ LBW 管腳 連在一起，然后再連到 STM32 的一個 I/O 口上。 CEL 是片選引腳， 與 STM32 的 I/O 口連接 。 IDT7133 的硬件連接設計如圖 所示 IOL[0]~IOL[15]是 16 位的數據總線直接連到微控制器 STM32 的 I/O 上。 DGND 接電源地。 STBY 接數字電源上， 不使 用空閑模式。 WR /REF DISEN/ 、 RANGE 兩個管腳始終設置為高電平，所以連在一起，然哈爾濱工程大學專業(yè) 碩士學位論文 23 后接數字電源的輸入，分別代表基準使能，使輸入電壓范圍是 2 倍的基準電壓即將輸入電壓范圍設置為 ? 5V。 DGND 接在 STM32 的電源地上。 AVCC 直接連到 +5V 電壓源上，為了避免 DVCC 產生的數字噪聲對 AVCC的影響，將 AVCC 上的 +5V電源通過 0? 電阻后再接到 DVCC 上。 VDD 接 +5V正電源， VSS 接 5V負電源。 REF IN/REF OUT 管腳接地，表示采用外部基準電壓。 CONVST A， B， C 三個管腳連在一起，然后連到 STM32 的一個 I/O 上。如圖 所示為 AD7656 并行接口字模式下的讀操作數據流。 CONVST A， B， C 分別對應 兩路模擬輸入通道的轉換使能，因為需要對 9 路加速度計進行同時采集，所以兩片 AD7656 的 CONVST X都使其高電平 ， 而且每片的 CONVST A， B， C 三個管腳都接在一起就行，由STM32 的 I/O 口控制高低電平，第一片采 6 路加速度計信號，第二片采 3 路加速度計信號。 本系統(tǒng)中采哈爾濱工程大學專業(yè) 碩士學位論文 22 用高速的并行接口工作模式 ，將 SER/ PAR 管腳設為低電平即可選擇并行接口工作模式 。 在 設計 AD7656 芯片的管腳連接前要 先 確定 AD7656 芯片在采集模塊中的工作模式。為了使得濾波電路幅頻響應比較平坦，通常取 R1 和 R2 阻值相同， C1 =2C2 ，此時如果我們取C2 = F? ， C1 則取 F? ，由于濾波電路的截止頻率212121 CCRRf ?? ，截止頻率 Hzf 400? ，計算得出 R1 = R2 =28153 ?K 。 典型的巴特沃斯二階低通濾波電路如圖 所示。因此本系統(tǒng)采用有緣濾波電路進行低通濾波。 圖 經過減法電路后加速度計輸出信號和加速度值之間的關系 低通濾波電路 Model 1221002 型加速度計輸出信號頻率為 0~400Hz，干擾信號多為高頻信號，因此高于 400Hz的信號需要濾除。 調理電路由兩部分組成， 減法電路和低通濾波電路。如圖 為加速度計的硬件連接原理圖。 AOP 的輸出范圍是 ~，對應的加速度計量程是 2g~+2g，輸出的是正向加速度。加速度計有兩個輸出端口 AON 和 AOP。 加速度計硬件連接 設計 Model 1221002 型加速度計傳 感器的輸出有兩種形式： 至 的單端輸出和 ? 4V 的 差分輸出。 在 本 無陀螺捷聯(lián)導航系統(tǒng)中，慣性傳感器 是 9 個 MEMS 加速度計 傳感器， 輸出的信號是模擬 電壓 信號，而導航計算機 只能識別數字信號，所以需要先用 A/D 芯片將模擬量轉換成數字量， 雖然采集模塊中的微控制器 STM32 內部資源中有 AD，但是精度還相對偏低只有 12位且不能對多個通道進行同步采樣，無法滿足系統(tǒng)精度和實時性需要，根據通道數、數據分辨率和采樣速度的要求， 所以 使用 STM32 系列處理器控制兩片 高性能、低功耗的 6 通道 16 位的AD7656 芯片，可同時對九路加速度計進行輸出數據的采集工作，最后通過雙口 RAM 實現(xiàn) 與 FPGA 之間的 雙 CPU 雙向實時 通信。 哈爾濱工程大學專業(yè) 碩士學位論文 18 第 3章 數據采集模塊 從結構來講 無陀螺捷聯(lián)導航計算機 主要分為數據采集模塊和數據解算模塊兩大部分。采用 300 毫米晶圓，以 TSMC 成功的 90nm 工藝技術為基礎，具有 33216 個邏輯單元，具有一整套最佳的功能，包括嵌入式 18? 18乘法器、專用外部存儲器接口電路、 4Kbit 嵌入式存儲器塊、鎖相環(huán)和高速差分 I/O 能力。而 DE2 開發(fā)板上所用的 FPGA 是 Cyclone II 2C35 具有33216 個邏輯單元，足夠本系統(tǒng) FPGA 開發(fā)部分 使用。 （ 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 （ 3） FPGA 內部有豐富的觸發(fā)器和 I/O 引腳資源。 FPGA 的主要特點 ： （ 1）采用 FPGA 設計 ASIC 電路，用戶不需要投片生產，就能得到可用的芯片。而且 用戶可以控制配置數據的加載過程，在 現(xiàn)場修改器件的邏 輯功能， 所以 FPGA 被稱作現(xiàn)場可編程門陣列 。 FPGA 內部包含許多基本的可編程邏輯單元 ，用戶 用軟件設計就可以實現(xiàn)將基本邏輯單元以不同的方式連接起來實現(xiàn)定制 的功能和應用，與 ASIC 相比不僅僅降低了開發(fā)成本，而且增加了靈活性。 其中可編程邏輯器件 具有更高的集成度、 體積小、開發(fā)周期短、保密性好、性能高、設計靈活（可重復修改）、通用性好 等優(yōu)點 。 FPGA 器件及其系統(tǒng)是開發(fā)大規(guī)模數字集成電路的最新技術。 本系統(tǒng)中采用 STM32 系列中的增強型 STM32F103，封裝采用 TQFP100，最高工作頻率為 72MHZ，內置高速存儲器（高達 512K 字節(jié)的閃存和 64K 字節(jié)的 SRAM），豐富的增強 I/O 端口和聯(lián)接到兩條 APB 總線的外設，還包含 3個 12 位的 ADC， 4 個通用 16 位定時器和 2 個 PWM 定時 器，還包括標準和 先進的通信接口：多達 2 個 I 2 C、 3 個 SPI、 2 個 I 2 S、 1 個 SDIO、 5 個USART、 1 個 USB 和 1 個 CAN。 微控制器 選型 圖 STM32 模塊結構框圖 AD7656 和 IDT 7133 都沒有控制 單元 ，需要微控制器對其工作進行控制，以往 設計采集模塊， 多使用 8 位的 單片機或者 DSP 等完成， 8 位 的單片機雖然價格便宜、開發(fā) 方便 ，但是由于 位數低 、 接口過少、經常遇到 處理能力不夠、資源不夠用等 情況， 如果是使用 16 位或 32 位的 高級 單片機或者 DSP，價格又相對比較高。 OE ：輸出允許端口，低電平有效。 哈爾濱工程大學專業(yè) 碩士學位論文 15 R/ UBW ：高字節(jié)讀 /寫控制端，高電平時為讀數據狀態(tài)，低電平為寫狀態(tài)。 CE ：片選端口，低電平有效，低電平時芯片的控制邏輯和輸入緩沖區(qū)是工作狀態(tài)。 圖 IDT 7133 管腳圖 主要功能引腳 ： I/O0~I/O15：數據線，用來傳送數據。雙口 RAM IDT 7133 有多種封裝形式，在這里使用的是 100 管腳的 TQFP封裝。為了避免兩側端口同時對同一存儲單元進行訪問， IDT 7133 具有片內仲裁邏輯，仲裁邏輯可以決定哪一側具有訪問權。 又由于 AD7656 采集 后 的 加速度數字量 是 16 位的，所以決定使用 IDT 公司推出的 2k? 16 位的 DPRAM(Double Port RAM)IDT 7133， 由于 IDT 7133 具有兩個操作端口，有兩組讀寫控制線、 11 根地址線和 16 根數據線。 本系統(tǒng)中數據的解算工作需要一定的時間，而加速度計輸出的采集速率特別快，導航計算機比較重要的要求之一就是實時性，每次進行解算的一組數據一定是剛剛采集到的最新數據，如果使用 FIFO 存儲器做采集到的數據的緩沖存儲器，那么就會出現(xiàn)讀取不到最新數據的情況，比如：采集數據需要 1 個時刻，而解算過程需要三個時刻，在 1 時刻對采集到的第一組數據（ 01 時刻采集的數據）進行解算工作，則在 4 時刻進行下一組數據的解算，理論上此時應該對 34 時刻采集到數據進行解算，但是這段時間實際上一共又采 集了 3 組數據都被存儲在 FIFO 寄存器中，此時卻只能讀取到 12 這一時間所采集到的那組數據，而讀不到 34 時刻的數據。 （ 4） 共享式多端口存儲器實現(xiàn) ： 雙口 RAM 和 FIFO（ First In First Out） 是常用的兩種多端口的存儲器， 雙口 RAM 和 FIFO 因為具有兩組地址線和兩組數據線，所以 允許 兩個 CPU 同時對它們 訪問， 這樣就 大大提高了通信效率， 對 CPU 的軟 /硬件設置也沒有特殊的要求， 比較 適合異種 CPU 之間異步高速系統(tǒng)中。 （ 2）并行通信： 一般是利用微控制器的 I/O 口實現(xiàn)，但是占用比較多的管腳資源，還需要加緩沖器和鎖存器等，傳輸的數據量比較大的時候還會占用過多的 CPU 時間，影響整體的處理性能。轉換過程如下：啟動轉換后，逐次逼近寄存器的 其他位都被控制邏輯電路置 0 只有 最高位 被 置 1，逐次逼近寄存器的信號經過 A/D 轉哈爾濱工程大學專業(yè) 碩士學位論文 13 換后得到一個電壓值，將這個電壓值與輸入信號在比較器中進行比較，如果輸入信號大于這個電壓值則轉換后的數字量得最高位為 1 否則為 0，比較器的輸出會反饋到 A/D 轉換器，在進行次高位比較之前會對 A/D 轉換器進行修正，在邏輯控制電路的時鐘驅動下，逐次逼近寄存器會由高位到低位一位一位的進行比較和移位操作，直到比較結束， A/D 轉換完成。 W /B：字 /字節(jié) 輸出 模式 的 選擇。 H /S SEL：硬件 /軟件選擇控制引腳。 VSS： 負電源端。 DB[0]~DB[15]： 16 位數據線 哈爾濱工程大學專業(yè) 碩士學位論文 12 RESET： 復位信號。 REF IN/ REF OUT ：片內 /片外基準電源選擇。 WR /REF DISEN/ ：寫選通 /基準使能 /非使能。 CS ：片選信號，低電平有效 。 DGND 和 AGND 之間電勢差不應超過 AV CC ：模擬電源電壓，范圍 4. 5 V 到 5. 5 V。所有這 11 個AGND 引腳都應接地。 V DRIVE ：邏輯電源輸入，輸入電壓用于確定接口的運行電壓，該引腳的電壓取決于內部參考電壓，應接去耦電容。數字電源和模擬電源必須保持電勢一致，兩者電勢差不能超過 V。當該引腳為高時，在 BUSY 引腳電平下降沿的下一次轉換的輸入電壓范圍是 2 倍的基準電壓；當該引腳為低時，在 BUSY 引腳電平下降沿的下一次轉換的輸入電壓范圍是 4 倍的基準電壓。 V1 ~ V6： 6 個通道的模擬輸入端，模擬信號的變化范圍由 RANG 引腳決定。 AD7656 的主要特性： （ 1）采用 iCMOS 知道工藝 （ 2）獨立的的 6 通道逐次逼近型 ADC （ 3）雙極性輸入 （ 4）硬 /軟件可調輸入范圍： ? 10V或 ? 5V （ 5）高速的數據吞吐率： 250kSPS （ 6）串行輸出和高速的并行輸出兩種輸出方式 AD7656 主要功能引腳： REFCAPA， B， C：退藕電容連接引腳，通過電容接地。