【正文】 ，所以 d d d d4分別為 8， 6， 4， 9四個值。 課程設(shè)計結(jié)論及心得體會 本次 EDA 課程設(shè)計題目為簡易 數(shù)字頻率計設(shè)計，實現(xiàn)對于 1Hz～ 10MHz 頻率范圍的方波頻率進行測量，并在四位數(shù)碼管上顯示。同樣感謝同學(xué)們的通力合作，成功不是屬于一個人的，而是屬于大家的。 k1,k2,k3,k4:in std_logic。 u2:wx port map(k1=k1,k2=k2,k3=k3,k4=k4,ai=h0,bi=h1,ci=h2,di=h3, rst=rst,fb0=s0,g1=g1,g2=g2,g3=g3,g4=g4)。nu1:=nu1+1。 entity wx is port(ai,bi,ci,di,rst:in std_logic。039。g2=39。039。 時鐘程序 u3： library ieee。 end bhv。139。 use 。 else x1:=qi/a。 end bhv。)then x1:=0。 end process。139。 count:=0。 fb0=di。039。 elsif(k2=39。039。 end process。 16 begin if(fb139。 rst:in std_logic。 ponent fp is port(fb1:in std_logic。例如在飛機制造過程中，從設(shè)計、性 能測試及特性分析直到飛行模擬，都可能涉及到 EDA 技術(shù)。 引腳鎖定 頂層文件編譯仿真完成后要對頂層文件程序中各個輸入輸出信號進行引腳鎖定，值得說明的是，硬件試驗箱選用模式 5 方式，其中數(shù)碼管自帶譯碼功能。因為使用模式 5，硬件中自帶譯碼功能，直接可用于數(shù)碼顯示。 計數(shù)模塊 該部分為本次課程簡易頻率計系統(tǒng)設(shè)計的核心部分，此處程序?qū)崿F(xiàn)對于方波 頻率的測量。 分頻模塊 該部分程序中使用 process，其中敏感信號列表中為 fb1，即預(yù)測試的方波信號。五部分功能模塊中，分頻模塊完成對于預(yù)測試的方波進行分頻，輸出四路分別為原方波頻率的 1倍，1/10 倍， 1/100 倍， 1/1000 倍頻率的方波，分頻后的四路方波信號送入第二功能模塊，即位選模塊，此模塊完成四個檔位的設(shè)計功能，選擇一路輸出 ，送 入到計數(shù)模塊當(dāng)中，技術(shù)模塊的計數(shù)時鐘頻率必須為 ，系統(tǒng)的時鐘頻率需要經(jīng)過時鐘模塊進行分頻得到，計數(shù)結(jié)果 即為相應(yīng)檔位下的數(shù)值，然后經(jīng)過 BCD 碼轉(zhuǎn)換模塊轉(zhuǎn)換為四位 BCD 碼輸出，到此，整個系統(tǒng)功能設(shè)計完成。 頻率計是數(shù)字電路中的一個典型應(yīng)用，實際的硬件設(shè)計用到的器件較多，連線比較復(fù)雜，而且會產(chǎn)生比較大的延時，造成測量誤差、可靠性差。 經(jīng)比較本設(shè)計采用了方案二。將電源電壓設(shè)為 5V,當(dāng)輸入信號幅值比較大時，會出現(xiàn)線性失真，將放大后的波形幅度控制在 5V以內(nèi)。復(fù)位信號在前端有一正脈沖，即當(dāng)為高電平時，所有的輸出信號皆為低電平。 圖 12 計數(shù)程序封裝圖 9 由于仿真所限，此處并未使用 時鐘信號作為輸入時鐘信號。圖 212 為頂層文件仿真圖。其間，我們亦遇到許多問題，諸如整個系統(tǒng)核心模塊計數(shù)過程的實現(xiàn)，時鐘頻率 13 的設(shè)定，將整形數(shù)據(jù)轉(zhuǎn)換成 BCD 碼顯示的算法等等。 k1,k2,k3,k4:in std_logic。 clko:buffer std_logic)。 分頻程序 library ieee。 if(nu1=50)then co=not co。 architecture bhv of wx is begin process(rst,k1,k2,k3,k4,ai,bi,ci,di) begin if(rst=39。g2=39。039。039。 end sz。 q:out integer range 0 to 10000)。 if(clk=39。 end bcd。 x4:=zx3*10。 d1=conv_std_logic_vector(x1,4)。 constant b:integer:=100。)then q=m。 architecture bhv of js is begin process(fb,clk) variable n:integer range 0 to 10000。 begin if(clki39。039。 elsif(k3=39。g3=39。)then g1=39。 end if。 entity fp is port(fb1:in std_logic。 ponent js is port(fb,clk:in std_logic。 d1,d2,d3,d4:out std_logic_vector(3 downto 0))。雖然其中遇到很多困難，很多問題，但在我們兩人相互 支持和鼓勵想下，都能夠得以順利的找到解決辦法或者改進的方法，并在合作中相互提高，彼此進步，在困難在中體會到合作的樂趣。頂層文件程序 仿真前，系統(tǒng)時鐘頻率 clk 設(shè)定為 ，預(yù)測試方波頻率值設(shè)定為 100MHz，由圖中可已看出，此時頻率計使用 k3 檔進行測試，所得到的數(shù)據(jù)為 16，該數(shù)據(jù)再乘以 100圖 16 頂層文件封裝圖 11 得到的最后值 1600 才為仿真欲要得到的數(shù)據(jù)。同理，若 clk頻率為 ，則其高電平持續(xù)時間即為 1s，所得到的計數(shù)結(jié)果 250 極為 fb信號相應(yīng)頻率值，即此時輸入方波頻率為 250Hz。由于硬件中系統(tǒng)時鐘頻率并不能鎖定 ，則需要對輸入的時鐘頻率進行分頻，本系統(tǒng)中選擇硬件中 clk2 引腳的 8Hz 時鐘，則需要對其進行 16 倍的分頻，時鐘程序封裝如圖 10所示： 圖 10 時鐘程序封裝圖 圖中輸入信號 clki 為系統(tǒng)時鐘頻率， clko 為輸出信號，作為計數(shù)程序的基準(zhǔn)時鐘。電路圖如圖 4所示。通過五個模塊相互配合實現(xiàn)簡易數(shù)字頻率計的功能。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計方法， VHDL 具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下和基于庫的設(shè)計的特點，因 此設(shè)計者可以不必了解硬件結(jié)構(gòu)。計數(shù)模塊為一分頻程序，是為產(chǎn)生一個 的 時鐘脈沖圖 3 系統(tǒng)原理圖 3 送入計數(shù)模塊，用以對方波頻率測試。 方案對比 圖 5 555構(gòu)成的施密特觸 發(fā)器 5 用與非門構(gòu)成的施密特觸發(fā)器因為閾值電壓易受受溫度、電源電壓及干擾的影響，穩(wěn)定性較差。 程序仿真波形如下圖 11 所示： 其中輸入信號 clki 為系統(tǒng)的時鐘信號，輸出信號 clko 為分頻后得到的時鐘信號，由上圖中可以看出， clko 的頻率為 clki 的 1/16。程序中分別設(shè)置三個常量 a， b， c 其值分別 為 1000， 100， 10。該系統(tǒng)含有對于預(yù)測試頻率超量程的標(biāo)志，如下圖 17 所示