【正文】 ko=s1)。 u4:js port map(fb=s0,clk=s1,g5=g5,q=p0)。 u5:bcd port map(qi=p0,rst=rst,d1=d1,d2=d2,d3=d3,d4=d4)。 end bhv。 分頻程序 library ieee。 use 。 entity fp is port(fb1:in std_logic。 ao,bo,co,do:buffer std_logic)。 end fp。 architecture bhv of fp is begin ao=fb1。 process(fb1) variable nu,nu1,nu2:integer range 0 to 1000:=0。 16 begin if(fb139。event and fb1=39。139。)then nu:=nu+1。nu1:=nu1+1。nu2:=nu2+1。 if(nu=5)then bo=not bo。 nu:=0。 end if。 if(nu1=50)then co=not co。 nu1:=0。 end if。 if(nu2=500)then do=not do。 nu2:=0。 end if。 end if。 end process。 end bhv。 位選程序 u2： library ieee。 use 。 entity wx is port(ai,bi,ci,di,rst:in std_logic。 k1,k2,k3,k4:in std_logic。 g1,g2,g3,g4:out std_logic。 fb0:out std_logic)。 end wx。 architecture bhv of wx is begin process(rst,k1,k2,k3,k4,ai,bi,ci,di) begin if(rst=39。139。)then g1=39。039。g2=39。039。g3=39。039。g4=39。039。 fb0=39。039。 17 elsif(k1=39。139。)then g1=39。139。g2=39。039。g3=39。039。g4=39。039。 fb0=ai。 elsif(k2=39。139。)then g1=39。039。g2=39。139。g3=39。039。g4=39。039。 fb0=bi。 elsif(k3=39。139。)then g1=39。039。g2=39。039。g3=39。139。g4=39。039。 fb0=ci。 elsif(k4=39。139。)then g1=39。039。g2=39。039。g3=39。039。g4=39。139。 fb0=di。 end if。 end process。 end bhv。 時鐘程序 u3： library ieee。 use 。 entity sz is generic (v:integer:=8)。 port(clki:in std_logic。 clko:buffer std_logic)。 end sz。 architecture bhv of sz is begin process(clki) variable count:integer range 0 to v。 begin if(clki39。event and clki=39。139。)then count:=count+1。 if(count=v)then clko=not clko。 count:=0。 end if。 18 end if。 end process。 end bhv。 計數(shù)程序 u4： library ieee。 use 。 entity js is port(fb,clk:in std_logic。 g5:out std_logic。 q:out integer range 0 to 10000)。 end js。 architecture bhv of js is begin process(fb,clk) variable n:integer range 0 to 10000。 variable m:integer range 0 to 10000。 begin if(clk39。stable)then if(fb39。event and fb=39。139。)then n:=n+1。 m:=n。 if(n9999 or n=0)then g5=39。139。 q=0。 end if。 end if。 end if。 if(clk=39。039。)then q=m。 n:=0。 g5=39。039。 end if。 end process。 end bhv。 19 BCD 轉換 u5： library ieee。 use 。 use 。 use 。 entity bcd is port(qi:in integer range 0 to 10000。 rst:in std_logic。 d1,d2,d3,d4:buffer std_logic_vector(3 downto 0))。 end bcd。 architecture bhv of bcd is begin process(qi) constant a:integer:=1000。 constant b:integer:=100。 constant c:integer:=10。 variable x1,x2,x3,x4,y,z:integer range 0 to 1000。 begin if(rst=39。139。)then x1:=0。x2:=0。x3:=0。x4:=0。 else x1:=qi/a。 y:=qix1*1000。 x2:=y/b。 z:=yx2*100。 x3:=z/c。 x4:=zx3*10。 end if。 d1=conv_std_logic_vector(x1,4)。 d2=conv_std_logic_vector(x2,4)。 d3=conv_std_logic_vector(x3,4)。 d4=conv_std_logic_vector(x4,4)。 end process。 end bhv。