基于fpga的頻率計(jì)的設(shè)計(jì)和實(shí)現(xiàn)數(shù)字電子技術(shù)課程設(shè)計(jì)(參考版)
2025-06-07 08:13本頁(yè)面
【正文】 。 end process。 d3=conv_std_logic_vector(x3,4)。 d1=conv_std_logic_vector(x1,4)。 x4:=zx3*10。 z:=yx2*100。 y:=qix1*1000。x4:=0。x2:=0。139。 variable x1,x2,x3,x4,y,z:integer range 0 to 1000。 constant b:integer:=100。 end bcd。 rst:in std_logic。 use 。 use 。 end bhv。 end if。 g5=39。)then q=m。 if(clk=39。 end if。 q=0。 if(n9999 or n=0)then g5=39。)then n:=n+1。event and fb=39。 begin if(clk39。 architecture bhv of js is begin process(fb,clk) variable n:integer range 0 to 10000。 q:out integer range 0 to 10000)。 entity js is port(fb,clk:in std_logic。 計(jì)數(shù)程序 u4： library ieee。 end process。 end if。 if(count=v)then clko=not clko。139。 begin if(clki39。 end sz。 port(clki:in std_logic。 use 。 end bhv。 end if。139。039。039。039。139。 fb0=ci。g4=39。g3=39。g2=39。)then g1=39。 elsif(k3=39。039。039。139。039。139。 fb0=ai。g4=39。g3=39。g2=39。)then g1=39。 17 elsif(k1=39。 fb0=39。g4=39。g3=39。g2=39。)then g1=39。 architecture bhv of wx is begin process(rst,k1,k2,k3,k4,ai,bi,ci,di) begin if(rst=39。 fb0:out std_logic)。 k1,k2,k3,k4:in std_logic。 use 。 end bhv。 end if。 nu2:=0。 end if。 if(nu1=50)then co=not co。 nu:=0。nu2:=nu2+1。)then nu:=nu+1。event and fb1=39。 process(fb1) variable nu,nu1,nu2:integer range 0 to 1000:=0。 end fp。 entity fp is port(fb1:in std_logic。 分頻程序 library ieee。 u5:bcd port map(qi=p0,rst=rst,d1=d1,d2=d2,d3=d3,d4=d4)。 u3:sz port map(clki=clk,clko=s1)。 begin u1:fp port map(fb1=fb,ao=h0,bo=h1,co=h2,do=h3)。 d1,d2,d3,d4:buffer std_logic_vector(3 downto 0))。 ponent bcd is port(qi:in integer range 0 to 10000。 q:out integer range 0 to 10000)。 ponent js is port(fb,clk:in std_logic。 clko:buffer std_logic)。 end ponent。 g1,g2,g3,g4:out std_logic。 ponent wx is port(ai,bi,ci,di,rst:in std_logic。 ao,bo,co,do:buffer std_logic)。 signal p0:integer range 0 to 10000。 architecture bhv of plj is signal h0,h1,h2,h3:std_logic。 d1,d2,d3,d4:out std_logic_vector(3 downto 0))。 k1,k2,k3,k4:in std_logic。 use 。 附錄 ： 完整程序程序 library ieee。特別提出的是在本課題方案的選擇上， 岳 老師給予了我們 很多建議 ，且在解決課程設(shè)計(jì)遇到的困難上， 岳 老師 田老師 給了我們很大的幫助。 所以 ， EDA 課程的學(xué)習(xí)對(duì)于我們自身素質(zhì)和能力的提高有十分重要的積極作用，應(yīng)該很認(rèn)真的學(xué)習(xí)。目前 EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用?，F(xiàn)在對(duì) EDA 的概念或范疇用得很寬。雖然其中遇到很多困難，很多問(wèn)題，但在我們兩人相互 支持和鼓勵(lì)想下，都能夠得以順利的找到解決辦法或者改進(jìn)的方法，并在合作中相互提高，彼此進(jìn)步，在困難在中體會(huì)到合作的樂(lè)趣。其間，我們亦遇到許多問(wèn)題，諸如整個(gè)系統(tǒng)核心模塊計(jì)數(shù)過(guò)程的實(shí)現(xiàn)，時(shí)鐘頻率 13 的設(shè)定，將整形數(shù)據(jù)轉(zhuǎn)換成 BCD 碼顯示的算法等等。 此次 EDA 課程設(shè)計(jì)歷時(shí)兩周時(shí)間，兩人一組合作進(jìn)行簡(jiǎn)易數(shù)字頻率計(jì)系統(tǒng)的設(shè)計(jì)。該頻率計(jì)包括四個(gè)檔位，具有記憶功能，擁有一個(gè)整體的復(fù)位控制。 圖 18 引腳 鎖定 圖 鎖定引腳完成后，對(duì)程序 再次進(jìn)行編譯，然后下載到硬件中，通過(guò)硬件操作，測(cè)試簡(jiǎn)易頻率計(jì)的各項(xiàng)功能，包括 1Hz～ 10MHz 頻率測(cè)試，數(shù)據(jù)在四個(gè)數(shù)碼管上的顯示，頻率計(jì)檔位切換，復(fù)位功能，超量程標(biāo)志等。系統(tǒng)時(shí)鐘引腳應(yīng)鎖定為左側(cè) clk2引腳（ 54），預(yù)測(cè)方波 fb鎖定右側(cè) clk1引腳（ 126）。這里已乘 1 檔為例，仿真參數(shù)中k1 為高電平，系統(tǒng)時(shí)鐘信號(hào) clk 頻率設(shè)定為 ，預(yù)測(cè)方波頻率設(shè)定為100MHz，則需程序中計(jì)數(shù) 器計(jì)到 16000，超過(guò)范圍，所示輸出信號(hào) g5 會(huì)出現(xiàn)正脈沖信號(hào)，若硬件鎖定在一個(gè) LED 燈引腳，則會(huì)不斷亮滅閃爍，以表示超量程，此時(shí)數(shù)碼管數(shù)據(jù)錯(cuò)誤。 仿真時(shí)設(shè)定了復(fù)位參數(shù)，由圖中可看出當(dāng)復(fù)位信號(hào) rst 為高電平時(shí)，所有的輸出都會(huì)置零或變?yōu)榈碗娖?，可?shí)現(xiàn)總體復(fù)位功能 。頂層文件程序 仿真前，系統(tǒng)時(shí)鐘頻率 clk 設(shè)定為 ，
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