【正文】 ................ 9 電路調(diào)試 ........................................................................................................ 10 引腳鎖定 ......................................................................................................... 11 課程設(shè)計結(jié)論及心得體會 .................................................................................... 12 儀器儀表清單 ........................................................................................................ 13 參考文獻(xiàn) ................................................................................................................ 13 致謝 ........................................................................................................................ 14 附錄：完整程序程序 .................................................................................................. 14 1 頻率計設(shè)計 設(shè)計要求 1. 輸入頻率信號 FSIN； 2. 范圍 1Hz～ 1MHz,波形可以是正弦波、三角波、方波和其他任何有固定頻率的信號，信號的幅值 ～ 5V； 方案論證與對比 方案一 圖 1系統(tǒng)原理框圖 采用數(shù)字邏輯電路制作，用 IC芯片拼湊焊接實現(xiàn)，其特點是直接用 IC 組合而成，簡單方便，但由于使用的器件較多，連接復(fù)雜，體積大，功耗大。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計方法， VHDL 具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下和基于庫的設(shè)計的特點，因 此設(shè)計者可以不必了解硬件結(jié)構(gòu)。提高整體的性能和可靠性。通過五個模塊相互配合實現(xiàn)簡易數(shù)字頻率計的功能。 d1， d2， d3， d4分別輸出四位 BCD 碼，并通過數(shù)碼管顯示，分別表示千位，百位，十位，個位。電路圖如圖 4所示。該部分用以實現(xiàn)對預(yù)測試的方波進(jìn)行 10 倍， 100 倍， 1000 倍的分頻，以及本來方波信號共計四路方波信號的輸出。由于硬件中系統(tǒng)時鐘頻率并不能鎖定 ，則需要對輸入的時鐘頻率進(jìn)行分頻，本系統(tǒng)中選擇硬件中 clk2 引腳的 8Hz 時鐘，則需要對其進(jìn)行 16 倍的分頻，時鐘程序封裝如圖 10所示： 圖 10 時鐘程序封裝圖 圖中輸入信號 clki 為系統(tǒng)時鐘頻率， clko 為輸出信號，作為計數(shù)程序的基準(zhǔn)時鐘。由于要求不能數(shù)碼顯示不能有變化的過程。同理，若 clk頻率為 ，則其高電平持續(xù)時間即為 1s，所得到的計數(shù)結(jié)果 250 極為 fb信號相應(yīng)頻率值，即此時輸入方波頻率為 250Hz。 程序仿真前輸入信號 qi 值分別設(shè)置了 9999， 8649， 4561 三個值，并設(shè)置兩個 rst 的正脈沖。頂層文件程序 仿真前，系統(tǒng)時鐘頻率 clk 設(shè)定為 ，預(yù)測試方波頻率值設(shè)定為 100MHz，由圖中可已看出，此時頻率計使用 k3 檔進(jìn)行測試，所得到的數(shù)據(jù)為 16，該數(shù)據(jù)再乘以 100圖 16 頂層文件封裝圖 11 得到的最后值 1600 才為仿真欲要得到的數(shù)據(jù)。 圖 18 引腳 鎖定 圖 鎖定引腳完成后，對程序 再次進(jìn)行編譯，然后下載到硬件中，通過硬件操作，測試簡易頻率計的各項功能，包括 1Hz～ 10MHz 頻率測試，數(shù)據(jù)在四個數(shù)碼管上的顯示，頻率計檔位切換，復(fù)位功能，超量程標(biāo)志等。雖然其中遇到很多困難，很多問題，但在我們兩人相互 支持和鼓勵想下，都能夠得以順利的找到解決辦法或者改進(jìn)的方法，并在合作中相互提高，彼此進(jìn)步，在困難在中體會到合作的樂趣。特別提出的是在本課題方案的選擇上， 岳 老師給予了我們 很多建議 ，且在解決課程設(shè)計遇到的困難上， 岳 老師 田老師 給了我們很大的幫助。 d1,d2,d3,d4:out std_logic_vector(3 downto 0))。 ponent wx is port(ai,bi,ci,di,rst:in std_logic。 ponent js is port(fb,clk:in std_logic。 begin u1:fp port map(fb1=fb,ao=h0,bo=h1,co=h2,do=h3)。 entity fp is port(fb1:in std_logic。)then nu:=nu+1。 end if。 use 。)then g1=39。 fb0=39。g3=39。039。 elsif(k3=39。g4=39。039。 end bhv。 begin if(clki39。 end process。 architecture bhv of js is begin process(fb,clk) variable n:integer range 0 to 10000。 if(n9999 or n=0)then g5=39。)then q=m。 use 。 constant b:integer:=100。x4:=0。 d1=conv_std_logic_vector(x1,4)。 。 x4:=zx3*10。x2:=0。 end bcd。 end bhv。 if(clk=39。)then n:=n+1。 q:out integer range 0 to 10000)。 end if。 end sz。 end if。039。g3=39。039。139。g2=39。g4=39。 architecture bhv of wx is begin process(rst,k1,k2,k3,k4,ai,bi,ci,di) begin if(rst=39。 end bhv。 if(nu1=50)then co=not co。event and fb1=39。 分頻程序 library ieee。 d1,d2,d3,d4:buffer