【正文】 1000 倍及本來方波信號(hào)共四路方波信號(hào)，四路信號(hào)送入位選功能模塊，通過四個(gè)輸入按鍵控制經(jīng)過分頻處理后的四路方波的選擇，此兩個(gè)模塊即實(shí)現(xiàn)四個(gè)測(cè)試檔位的功能。實(shí)現(xiàn)方法靈活，調(diào)試方波，修改容易 。 為適應(yīng)實(shí)際工作的需要，本文在簡(jiǎn)述頻率測(cè)量的基本原理和方法的基礎(chǔ)上，提供一種基于 FPGA 的頻率計(jì)的設(shè)計(jì)和實(shí)現(xiàn)過程， 用 VHDL 在 CPLD 器件上實(shí)現(xiàn)一種 8 b 數(shù)字頻率計(jì)測(cè)頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測(cè)信號(hào)的頻率，不僅能夠測(cè)量正弦波、方波和三角波等信號(hào)的頻率，而且還能對(duì)其他多種物理量進(jìn)行測(cè)量。 頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會(huì)產(chǎn)生比較大的延時(shí)，造成測(cè)量誤差、可靠性差。 摘 要 VHDL （ Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語言）誕生于 1982 年，是由美國(guó)國(guó)防部開發(fā)的一種快速設(shè)計(jì)電路的工具，目前已經(jīng)成為 IEEE（ The Institute of Electrical and Electronics Engineers）的一種工業(yè)標(biāo)準(zhǔn)硬件描述語言。隨著復(fù)雜可編程邏輯器件（ CPLD）的廣泛應(yīng)用，以 EDA 工具作為開發(fā)手段，運(yùn)用 VHDL 語言。具有體積小、可靠性高、功耗低的特點(diǎn)。 經(jīng)比較本設(shè)計(jì)采用了方案二。該模塊所選擇的方波信號(hào)送入計(jì)數(shù)模塊，從而得到輸入方波的信號(hào)頻率，然后送入最后的 BCD 轉(zhuǎn)換模塊，將四位十進(jìn)制數(shù)據(jù)轉(zhuǎn)化成四組 4位 BCD 碼。 系統(tǒng)封裝圖如圖所示，其中 fb 為待測(cè)試的方波輸入端， clk 為系統(tǒng)時(shí)鐘頻率輸入端， rst 為復(fù)位端， k1為頻率計(jì)乘 1檔端， k2為頻率計(jì)乘 100 檔， k3為頻率計(jì)乘 1000 檔。 塊設(shè)計(jì)和相應(yīng)模塊程序 外圍電路模塊 對(duì)信號(hào)的放大功能由三極管構(gòu)成放大電路來實(shí)現(xiàn)，對(duì)信號(hào)整形的功能由施密特觸發(fā)器來實(shí)現(xiàn)。將電源電壓設(shè)為 5V,當(dāng)輸入信號(hào)幅值比較大時(shí)，會(huì)出現(xiàn)線性失真，將放大后的波形幅度控制在 5V以內(nèi)。電路圖如圖 4所示。通過定義一個(gè)變量，以方波為時(shí)鐘進(jìn)行計(jì)數(shù)，該系統(tǒng)需要乘 1 檔，乘 10檔，乘 100 檔，乘 1000 檔，即進(jìn)行 10 倍， 100 倍， 1000 倍的分頻，則需要程序中計(jì)數(shù)器計(jì)分別計(jì) 數(shù)到 5， 50， 500 時(shí)對(duì)四路輸出信號(hào)進(jìn)行邏輯非運(yùn)算。 位選模塊 該部分程序包含復(fù)位端（ rst），其中四個(gè)輸入信號(hào) ai， bi， ci， di 分別接分頻程序的四路分頻后的方波信號(hào)，通過四個(gè)開關(guān)控制端 k1， k2， k3， k4 分別選擇輸出信號(hào)的選擇，例如若 k1為高電平，則 fb0 等于 ai 的輸入信號(hào)。復(fù)位信號(hào)在前端有一正脈沖，即當(dāng)為高電平時(shí)，所有的輸出信號(hào)皆為低電平。 此部分為計(jì)數(shù)部分輸入時(shí)鐘信號(hào)，作為頻率測(cè)量的基準(zhǔn)信號(hào)。需要說明的是，此處所得到的測(cè)量結(jié)果為頻率計(jì)選擇檔位后的值，即輸出的頻率需要乘以檔位，最終所得到數(shù)據(jù)才為所測(cè)量方波的頻率值。輸出信號(hào) g5 為超量程警告， q 為計(jì)數(shù)得到頻率數(shù)值。 圖 12 計(jì)數(shù)程序封裝圖 9 由于仿真所限，此處并未使用 時(shí)鐘信號(hào)作為輸入時(shí)鐘信號(hào)。該部分程序中也包括系統(tǒng)復(fù)位功能的實(shí)現(xiàn)。用四個(gè)數(shù)碼管分別表示千位，百位，十位，個(gè)位，再乘以相應(yīng)檔位，即可得到頻率計(jì)的測(cè)量數(shù)值 如圖 14 所示： 圖 14 頻率計(jì)程序封裝圖 圖 15 BCD 碼程序仿真圖 封裝圖中 qi 為經(jīng)過分頻后的方波計(jì)數(shù)得到的數(shù)據(jù)，為 0～ 9999 范圍內(nèi)的整 10 型數(shù)據(jù)， d d d d4 為四位 BCD 碼，分別表示十進(jìn)制數(shù)的千位、百位、十位、個(gè)位的數(shù)值。同樣，當(dāng) qi值為 4561 時(shí)，四位 BCD，碼顯示 4， 5， 6， 1，其中當(dāng) rst 出現(xiàn)一個(gè)正脈沖時(shí)， d1， d2， d3， d4再次置零，當(dāng) rst 恢復(fù)低電平時(shí)，繼續(xù)顯示 6和 1。圖 212 為頂層文件仿真圖。 仿真時(shí)設(shè)定了復(fù)位參數(shù)，由圖中可看出當(dāng)復(fù)位信號(hào) rst 為高電平時(shí)，所有的輸出都會(huì)置零或變?yōu)榈碗娖?，可?shí)現(xiàn)總體復(fù)位功能 。系統(tǒng)時(shí)鐘引腳應(yīng)鎖定為左側(cè) clk2引腳（ 54），預(yù)測(cè)方波 fb鎖定右側(cè) clk1引腳（ 126）。該頻率計(jì)包括四個(gè)檔位，具有記憶功能，擁有一個(gè)整體的復(fù)位控制。其間，我們亦遇到許多問題，諸如整個(gè)系統(tǒng)核心模塊計(jì)數(shù)過程的實(shí)現(xiàn)，時(shí)鐘頻率 13 的設(shè)定，將整形數(shù)據(jù)轉(zhuǎn)換成 BCD 碼顯示的算法等等。現(xiàn)在對(duì) EDA 的概念或范疇用得很寬。 所以 ， EDA 課程的學(xué)習(xí)對(duì)于我們自身素質(zhì)和能力的提高有十分重要的積極作用，應(yīng)該很認(rèn)真的學(xué)習(xí)。 附錄 ： 完整程序程序 library ieee。 k1,k2,k3,k4:in std_logic。 architecture bhv of plj is signal h0,h1,h2,h3:std_logic。 ao,bo,co,do:buffer std_logic)。 g1,g2,g3,g4:out std_logic。 clko:buffer std_logic)。 q:out integer range 0 to 10000)。 d1,d2,d3,d4:buffer std_logic_vector(3 downto 0))。 u3:sz port map(clki=clk,clko=s1)。 分頻程序 library ieee。 end fp。event and fb1=39。nu2:=nu2+1。 if(nu1=50)then co=not co。 nu2:=0。 end bhv。 k1,k2,k3,k4:in std_logic。 architecture bhv of wx is begin process(rst,k1,k2,k3,k4,ai,bi,ci,di) begin if(rst=39。g2=39。g4=39。 17 elsif(k1=39。g2=39。g4=39。139。139。039。)then g1=39。g3=39。 fb0=ci。039。039。 end if。 use 。 end sz。139。 end if。 計(jì)數(shù)程序 u4： library ieee。 q:out integer range 0 to 10000)。 begin if(clk39。)then n:=n+1。 q=0。 if(clk=39。 g5=39。 end bhv。 use 。 end bcd。 variable x1,x2,x3,x4,y,z:integer range 0 to 1000。x2:=0。 y:=qix1*1000。 x4:=zx3*10。 d3=conv_std_logic_vect