【正文】 N um be r R e vi s i onS i z eA4D a t e : 2021 5 16 S he e t of F i l e : D : \我的文檔 \ ..\ R E C _M A I N .S C H D O C D r a w n B y :C L K1IN2D E V _C L R3D A T A 75D A T A 66D A T A 57D A T A 48D A T A 39D A T A 210D A T A 111D A T A 012D C L K13nCE14T D I15I / O16I / O17I / O18I / O19I / O21I / O22I / O23I / O24I/O25I/O27I/O28I/O29I/O30M S E L 031M S E L 132nC O N F I G34I/O35I/O36I/O37I/O38I/O39C L K43IN44I/O47I/O48I/O49I/O50I/O51I/O52I/O53I/O54nS T A T U S55T R S T56T M S57I/O58I/O59I/O60I/O61I/O62I/O64I/O65I/O66I/O67I N I T _D O N E69R D Y nB U S Y70I/O71I/O72C L K U S R73T D O74nCEO75C O N F _D O N E76T C K77nC S78CS79nW S80nR S81D E V _O E83IN84VCCINT4VCCINT20GNDINT26VCCINT33VCCINT40GNDINT41VCCINT45GNDINT46VCCINT63GNDINT68GNDINT82IN42E P F 112345678910C onf i gur a t i on1GNDD A T A 0nS T A T U SnC O NV C CC O N F _D O N EGNDD C L K1KR11KR21KR31KR41KR5V C CB I T _I N10KR622uFC2S1V C CR E S E T _NNC1GND2C L K3V C C4AOCG C L K _I N 1V C CG C L K _I NV C CC8C7C6C5C4C322uFC1V C C12D S 912D S 1012D S 1112D S 1212D S 1312D S 1412D S 1512D S 16123456789R E S _A R R A Y 2V C C12D S 812D S 712D S 612D S 512D S 412D S 312D S 212D S 1123456789R E S _A R R A Y 1V C CF S T _D A T A 0F S T _D A T A 1F S T _D A T A 2F S T _D A T A 3F S T _D A T A 4F S T _D A T A 5F S T _D A T A 6F S T _D A T A 7S E C _D A T A 0S E C _D A T A 1S E C _D A T A 2S E C _D A T A 3S E C _D A T A 4S E C _D A T A 5S E C _D A T A 6S E C _D A T A 7T H I _D A T A 0T H I _D A T A 1T H I _D A T A 2T H I _D A T A 3T H I _D A T A 4T H I _D A T A 5T H I _D A T A 6T H I _D A T A 7123456789J P 3D A C _S T R O B EV C CC9G C L K _I NR E S E T _ND A T A 0nS T A T U SnC O NC O N F _D O N ED C L KSEC_DATA 0SEC_DATA 1SEC_DATA 2SEC_DATA 3SEC_DATA 4SEC_DATA 5SEC_DATA 6SEC_DATA 7THI_DATA 0THI_DATA 1THI_DATA 2THI_DATA 3THI_DATA 4THI_DATA 5THI_DATA 6THI_DATA 7F S T _D A T A 0F S T _D A T A 1F S T _D A T A 2F S T _D A T A 3F S T _D A T A 4F S T _D A T A 5F S T _D A T A 6F S T _D A T A 712J P 4X1D A C _S T R O B EB I T _I NV O L T _D I S P 0V O L T _D I S P 1V O L T _D I S P 2V O L T _D I S P 31234H e a de r 4J P 1V O L T _D I S P 0V O L T _D I S P 1V O L T _D I S P 2V O L T _D I S P 312345H e a de r 5J P 2V O L T _D I S P _C T L 0V O L T _D I S P _C T L 1V O L T _D I S P _C T L 2V O L T _D I S P _C T L 3V O L T _D I S P _C T L 4VOLT_DISP_CTL 0VOLT_DISP_CTL 1VOLT_DISP_CTL 2VOLT_DISP_CTL 3VOLT_DISP_CTL 4 = 620 = 620J1 J2V C CV C C 圖 38 收端主圖 D/A變換圖如圖 39所示，采用的 D/A芯片是 DAC0830。這五位 LED 由一位獨立 LED 和一個四 LED 組組成。復(fù)位電路是系統(tǒng)正常運行的必要部分，它由按鍵開關(guān)，電解電容和電阻構(gòu)成。準(zhǔn)同步復(fù)接實際上是在同步復(fù)接的基礎(chǔ)上增加了碼速調(diào)整功能。復(fù)接后，碼序列中的第一位表示第一路中的第一位碼；第二位表示第二路的第一位碼；以此類推，第 N 位表示第 N 路的第一位碼?？梢院敛豢鋸埖闹v ， PLD/FPGA 能完成任何數(shù)字器件的功能，上至高性能 CPU,下至簡單的 74電路，都可以用 PLD/FPGA 來實現(xiàn) 。 12 發(fā)端 FPGA 設(shè)計 11 設(shè)計綜合 A/D 輸入端的模擬信號的電壓值通過 FPGA 處理，顯示在數(shù)碼管上。收端的 FPGA 包括數(shù)字鎖相環(huán)模塊、解復(fù)用模塊和電壓顯示模塊。 6 3 系統(tǒng)原理和各模塊設(shè)計 9 FPGA 的 設(shè)計流程 38 第 5 頁 共 63 頁 ____________________________________________________________________________________________________ 引言 數(shù)字復(fù)接、分接技術(shù)發(fā)展到 80 年代已經(jīng)趨于成熟，形成了完善的 EI、 TI 系列?；謴?fù)單元與調(diào)整單元相對，負責(zé)把分接出來的各支路信號復(fù)原。 （ 2）異步復(fù)接 將沒有統(tǒng)一標(biāo)稱頻率的不同支路數(shù)字信號進行復(fù)接的方式成為異步復(fù)接。發(fā)端主圖如 34所示，以發(fā)端 FPGA 為核心，其它功能塊逐一實現(xiàn)。外部輸入的模擬量可以是信號源輸出，音頻輸入等。解復(fù)用后的第二路與第三路數(shù)據(jù)通過兩組 8 個 LED 燈反映出來。也就是是說 ，被綜合的文件是 HDL 文件（或相應(yīng)文件等），綜合的依據(jù)是邏輯設(shè)計的描述和各種約束條件，綜合的結(jié)果則是一個硬件電路的實現(xiàn)方案，該方案必須同時滿足預(yù)期的功能和約束條件。在實現(xiàn)過程中應(yīng)設(shè)置默認配置的下載形式，以使后續(xù)位流下載正常。電路驗證對 FPGA 投片生產(chǎn)具有較大意義?！?EN_SCAN”是用來做 LED掃描控制的方波時鐘，頻率是 32Hz。它由分頻模塊和復(fù)接模塊共同控制。每做一次這樣的運算需要一個時鐘周期。 Fitter Summary 。 。由于設(shè)計的層次不復(fù)雜，模塊不多。在數(shù)字碼輸入 FPGA 后，首先通過數(shù)字鎖相模塊提取位時鐘，在位時鐘控制下，數(shù)碼被輸送到解復(fù)用模塊提取出幀同步并解復(fù)用出三路信碼。 Total pins 。 。顯示掃描模塊的電路圖如圖 318， 圖 318 顯示掃描模塊的電路圖 編譯與仿真 整個發(fā)端的 FPGA 就是由這些模塊組成的。但程序簡潔易懂，不占用太多資源。每一個輸出都是在相對應(yīng)的計數(shù)值下完成的， 第 16 頁 共 63 頁 ____________________________________________________________________________________________________ 每一次串行 A/D的控制是在計數(shù)器達到某些計數(shù)值時完成。行波時鐘還會使后續(xù)電路產(chǎn)生亞穩(wěn)態(tài)。 下載驗證 下載是在功能仿真與時序仿真正確的前提下，將綜合后形成的位流下載到具體的FPGA 芯片中，也叫芯片配置。因最新的設(shè)計實現(xiàn)工具是時序驅(qū)動的，即在器件的布局布線期間對整個信號通道執(zhí)行時序分析，因此可以使用約束條件操作布線軟件，完成設(shè)計規(guī)定的性能要求。 HDL 設(shè)計方式是現(xiàn)今設(shè)計大規(guī)模數(shù)字集成電路的良好形式，除 IEEE 標(biāo)準(zhǔn)中