【正文】 功能方面較強(qiáng)，使其描述的電路能特定綜合器（如 Synopsys公司的 FPGA Compiler II 或 FPGA Express）作用下以具體硬件單元較好地實(shí)現(xiàn)；而原理圖輸入在頂層設(shè)計(jì)、數(shù)據(jù)通路邏輯、手工最優(yōu)化電路等方面具有圖形化強(qiáng)、單元節(jié)儉、功能明確等特點(diǎn)，另外，在 Altera 公司 Quartus 軟件環(huán)境下，可以使用 Momory Editor對(duì)內(nèi)部 memory 進(jìn)行直接編輯置入數(shù)據(jù)。常用方式是以 HDL 語(yǔ)言為主，原理圖為輔，進(jìn)行混合設(shè)計(jì)以發(fā)揮二者各自特色。 通常， FPGA 廠(chǎng)商軟件與第三方軟件設(shè)有接口，可以把第三方設(shè)計(jì)文件導(dǎo)入進(jìn)行處理。如 Quartus 與 Foundation 都可以把 EDIF 網(wǎng)表作為輸入網(wǎng)表而直接進(jìn)行布局布線(xiàn)，布局 第 12 頁(yè) 共 63 頁(yè) ____________________________________________________________________________________________________ 布線(xiàn)后，可再將生成的相應(yīng)文件交給第三方進(jìn)行后續(xù)處理。 設(shè)計(jì)綜合 綜合，就是針對(duì)給定的電路實(shí)現(xiàn)功能和實(shí)現(xiàn)此電路的約束條件，如速度、功耗、成本及電路類(lèi)型等，通過(guò)計(jì)算機(jī)進(jìn)行優(yōu)化處理，獲得一個(gè)能滿(mǎn)足上述要求的電路設(shè)計(jì)方案。也就是是說(shuō) ，被綜合的文件是 HDL 文件（或相應(yīng)文件等），綜合的依據(jù)是邏輯設(shè)計(jì)的描述和各種約束條件，綜合的結(jié)果則是一個(gè)硬件電路的實(shí)現(xiàn)方案，該方案必須同時(shí)滿(mǎn)足預(yù)期的功能和約束條件。對(duì)于綜合來(lái)說(shuō)，滿(mǎn)足要求的方案可能有多個(gè)，綜合器將產(chǎn)生一個(gè)最優(yōu)的或接近最優(yōu)的結(jié)果。因此，綜合的過(guò)程也就是設(shè)計(jì)目標(biāo)的優(yōu)化過(guò)程，最后獲得的結(jié)構(gòu)與綜合器的工作性能有關(guān)。 仿真驗(yàn)證 從廣義上講，設(shè)計(jì)驗(yàn)證包括功能與時(shí)序仿真和電路驗(yàn)證。仿真是指使用設(shè)計(jì)軟件包對(duì)已實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測(cè)試，模擬實(shí)際物理環(huán)境下的工作情況。前仿真是指僅對(duì)邏輯功能進(jìn)行測(cè)試模擬 ，以了解其實(shí)現(xiàn)的功能否滿(mǎn)足原設(shè)計(jì)的要求，仿真過(guò)程沒(méi)有加入時(shí)序信息，不涉及具體器件的硬件特性，如延時(shí)特性；而在布局布線(xiàn)后，提取有關(guān)的器件延遲、連線(xiàn)延時(shí)等時(shí)序參數(shù)，并在此基礎(chǔ)上進(jìn)行的仿真稱(chēng)為后仿真，它是接近真實(shí)器件運(yùn)行的仿真。 設(shè)計(jì)實(shí)現(xiàn) 實(shí)現(xiàn)可理解為利用實(shí)現(xiàn)工具把邏輯映射到目標(biāo)器件結(jié)構(gòu)的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線(xiàn)通道進(jìn)行連線(xiàn)，并產(chǎn)生相應(yīng)文件（如配置文件與相關(guān)報(bào)告）。通?？煞譃槿缦挛鍌€(gè)步驟 : （ 1）轉(zhuǎn)換：將多個(gè)設(shè)計(jì)文件進(jìn)行轉(zhuǎn)換并合并到一個(gè)設(shè)計(jì)庫(kù)文件中。 （ 2）映射：將 網(wǎng)表中邏輯門(mén)映射成物理元素，即把邏輯設(shè)計(jì)分割到構(gòu)成可編程邏輯陣列內(nèi)的可配置邏輯塊與輸入輸出塊及其它資源中的過(guò)程。 （ 3）布局與布線(xiàn)：布局是指從映射取出定義的邏輯和輸入輸出塊，并把它們分配到 FPGA 內(nèi)部的物理位置，通常基于某種先進(jìn)的算法，如最小分割、模擬退火和一般的受力方向張弛等來(lái)完成；布線(xiàn)是指利用自動(dòng)布線(xiàn)軟件使用布線(xiàn)資源選擇路徑試著完成所有的邏輯連接。因最新的設(shè)計(jì)實(shí)現(xiàn)工具是時(shí)序驅(qū)動(dòng)的，即在器件的布局布線(xiàn)期間對(duì)整個(gè)信號(hào)通道執(zhí)行時(shí)序分析，因此可以使用約束條件操作布線(xiàn)軟件，完成設(shè)計(jì)規(guī)定的性能要求。在布局布線(xiàn)過(guò)程 中，可同時(shí)提取時(shí)序信息形成報(bào)靠。 （ 4）時(shí)序提?。寒a(chǎn)生一反標(biāo)文件，供給后續(xù)的時(shí)序仿真使用。 （ 5）配置：產(chǎn)生 FPGA 配置時(shí)的需要的位流文件。 在實(shí)現(xiàn)過(guò)程中可以進(jìn)行選項(xiàng)設(shè)置。因其支持增量設(shè)計(jì)，可以使其重復(fù)多次布線(xiàn)，且每次布線(xiàn)利用上一次布線(xiàn)信息以使布線(xiàn)更優(yōu)或達(dá)到設(shè)計(jì)目標(biāo)。在實(shí)現(xiàn)過(guò)程中應(yīng)設(shè)置默認(rèn)配置的下載形式，以使后續(xù)位流下載正常。 時(shí)序分析 第 13 頁(yè) 共 63 頁(yè) ____________________________________________________________________________________________________ 在設(shè)計(jì)實(shí)現(xiàn)過(guò)程中，在映射后需要對(duì)一個(gè)設(shè)計(jì)的實(shí)際功能塊的延時(shí)和估計(jì)的布線(xiàn)延時(shí)進(jìn)行時(shí)序分析；而在布局布線(xiàn)后，也要對(duì)實(shí)際布局布線(xiàn)的功能塊延時(shí)和實(shí)際布線(xiàn)延時(shí)進(jìn)行靜態(tài)時(shí)序 分析。從某種程序來(lái)講，靜態(tài)時(shí)序分析可以說(shuō)是整個(gè) FPGA 設(shè)計(jì)中最重要的步驟，它允許設(shè)計(jì)者詳盡地分析所有關(guān)鍵路徑并得出一個(gè)有次序的報(bào)告，而且報(bào)告中含有其它調(diào)試信息，比如每個(gè)網(wǎng)絡(luò)節(jié)點(diǎn)的扇出或容性負(fù)載等。靜態(tài)時(shí)序分析器可以用來(lái)檢查設(shè)計(jì)的邏輯和時(shí)序，以便計(jì)算各通中性能，識(shí)別可靠的蹤跡，檢測(cè)建立和保持時(shí)間的配合，時(shí)序分析器不要求用戶(hù)產(chǎn)生輸入激勵(lì)或測(cè)試矢量。雖然 Xilinx與 Altera在 FPGA開(kāi)發(fā)套件上擁有時(shí)序分析工具，但在擁有第三方專(zhuān)門(mén)時(shí)序分析工具的情況下，僅利用FPGA 廠(chǎng)家設(shè)計(jì)工具進(jìn)行布局布線(xiàn)，而使用第三方的專(zhuān)門(mén) 時(shí)序分析工具進(jìn)行時(shí)序分析，一般 FPGA 廠(chǎng)商在其設(shè)計(jì)環(huán)境下皆有與第三方時(shí)序分析工具的接口。 Synopsys 公司的PrimeTime 是一個(gè)很好的時(shí)序分析工具，利用它可以達(dá)到更好的效果。將綜合后的網(wǎng)表文件保存為 db 格式，可在 PrimeTime 環(huán)境下打開(kāi)。利用此軟件查看關(guān)鍵路徑或設(shè)計(jì)者感興趣的通路的時(shí)序，并對(duì)其進(jìn)行分析，再次對(duì)原來(lái)的設(shè)計(jì)進(jìn)行時(shí)序結(jié)束，可以提高工作主頻或減少關(guān)鍵路徑的 延 時(shí)。與綜合過(guò)程相似，靜態(tài)時(shí)序分析也是一個(gè)重復(fù)的過(guò)程，它與布局布線(xiàn)步驟緊密相連，這個(gè)操作通常要進(jìn)行多次直到時(shí)序約束得到很好的滿(mǎn)足。在綜合 與時(shí)序仿真過(guò)程中交互使用 PrimeTime 進(jìn)行時(shí)序分析，滿(mǎn)足設(shè)計(jì)要求后即可進(jìn)行FPGA 芯片投片前的最終物理驗(yàn)證。 下載驗(yàn)證 下載是在功能仿真與時(shí)序仿真正確的前提下，將綜合后形成的位流下載到具體的FPGA 芯片中，也叫芯片配置。 FPGA 設(shè)計(jì)有兩種配置形式：直接由計(jì)算機(jī)經(jīng)過(guò)專(zhuān)用下載電纜進(jìn)行配置；由外圍配置芯片進(jìn)行上電時(shí)自動(dòng)配置。因 FPGA 具有掉電信息丟失的性質(zhì)，因此可在驗(yàn)證初期使用電纜直接下載位流，如有必要再將燒錄配置芯片中（如 Xilinx的 XC18V 系列， Altera 的 EPC2 系列）。使用電纜下載時(shí) 有多種直載方式，如對(duì) Xilinx公司的 FPGA 下載可以使用 JTAG Programmer、 Hardware Programmer、 PROM Programmer三種方式，而對(duì) Altera 公司的 FPGA 可以選擇 JTAG 方式或 Passive Serial 方式。因 FPGA大多支持 IEEE 的 JTAG 標(biāo)準(zhǔn)，所以使用芯片上的 JTAG 口是常用下載方式。 將位流文件下載到 FPGA 器件內(nèi)部后進(jìn)行實(shí)際器件的物理測(cè)試即為電路驗(yàn)證，當(dāng)?shù)玫秸_的驗(yàn)證結(jié)果后就證明了設(shè)計(jì)的正確性。電路驗(yàn)證對(duì) FPGA 投片生產(chǎn)具有較大意義。下面將根據(jù) FPGA 的設(shè)計(jì)流程來(lái)進(jìn)行本設(shè)計(jì)。 發(fā)端 FPGA 設(shè)計(jì) 在原理圖做好之后。就可以設(shè)計(jì) FPGA 了。我所使用的設(shè)計(jì)軟件是 Altera 的QuartusII，所使用的 FPGA 是 Altera 的 FLEX10K10。 首先，根據(jù)發(fā)端 FPGA 所要完成的功能將設(shè)計(jì)分為三個(gè)子模塊。它們是系統(tǒng)分頻模塊、復(fù)接模塊和顯示模塊。設(shè)計(jì)細(xì)分如圖 311： 第 14 頁(yè) 共 63 頁(yè) ____________________________________________________________________________________________________ 如圖 311 發(fā)端 FPGA 設(shè)計(jì)細(xì)分 發(fā)端采用同步設(shè)計(jì)，所有觸發(fā)器均使用系統(tǒng)時(shí)鐘，分頻模塊輸出全部接到觸發(fā)器的使能端。這樣的設(shè)計(jì)可以避免使用行波時(shí)鐘。行波時(shí)鐘不能被時(shí)序分析器分析，將被 排除出時(shí)序邏輯。行波時(shí)鐘還會(huì)使后續(xù)電路產(chǎn)生亞穩(wěn)態(tài)。因此應(yīng)盡量避免使用行波時(shí)鐘。發(fā)端頂層如圖 312所示， 圖 312 發(fā)端 FPGA頂層 下面將介紹各模塊的作用。 分頻模塊 分頻模塊的作用是將系統(tǒng)時(shí)鐘 進(jìn)行分頻，生成其它模塊所需要的時(shí)鐘，并將這些時(shí)鐘接到系統(tǒng)觸發(fā)器的使能端。在設(shè)計(jì)中，分頻模塊輸出有“ CLK_DIV_50P”、“ EN”和“ EN_SCAN” 。其中，“ CLK_DIV_50P”用來(lái)作為串行 A/D 的控制信號(hào)，“ EN”是時(shí)鐘頻率為 256KHz 的窄脈沖時(shí)鐘信號(hào)，它用 來(lái)作復(fù)接時(shí)鐘?！?EN_SCAN”是用來(lái)做 LED掃描控制的方波時(shí)鐘，頻率是 32Hz。圖 313 是分頻器的寄存器傳輸級(jí)電路圖， 第 15 頁(yè) 共 63 頁(yè) ____________________________________________________________________________________________________ 圖 313 分頻器傳輸級(jí)電路圖 分頻模塊的設(shè)計(jì)思想實(shí)現(xiàn)計(jì)數(shù)器。計(jì)數(shù)器實(shí)現(xiàn)循環(huán)計(jì)數(shù)，當(dāng)達(dá)到某個(gè)計(jì)數(shù)值時(shí)，相應(yīng)輸出寄存器改變邏輯狀態(tài)。模塊中的計(jì)數(shù)器有 counter_q和 counter1_q。當(dāng) counter_q計(jì)滿(mǎn)時(shí)自動(dòng)歸零， EN輸出變?yōu)椤?1”，否則， EN 為“ 0”。當(dāng) counter1_q 計(jì)滿(mǎn)數(shù)時(shí)，自動(dòng)歸零， EN_SCAN 變?yōu)椤?1”，否則 EN_SCAN 為“ 0”。 CLK_DIV_50P 的 頻率與 EN相同，不同的是 CLK_DIV_50P 是方波，而 EN 是窄脈沖。 復(fù)接模塊 復(fù)接模塊的作用是時(shí)分復(fù)用三路數(shù)據(jù)碼、插入幀同步碼。 此模塊還有一個(gè)作用是控制串行 A/D工作。復(fù)接模塊的寄存器傳輸級(jí)電路圖如圖 314， 圖 314 復(fù)接模塊寄存器傳輸級(jí)電路圖 復(fù)接模塊的核心也是自歸零計(jì)數(shù)器。每一個(gè)輸出都是在相對(duì)應(yīng)的計(jì)數(shù)值下完成的， 第 16 頁(yè) 共 63 頁(yè) ____________________________________________________________________________________________________ 每一次串行 A/D的控制是在計(jì)數(shù)器達(dá)到某些計(jì)數(shù)值時(shí)完成。因此，可以將計(jì)數(shù)器看成是復(fù)接模塊的控制中心。復(fù)用過(guò)程由模 32 定時(shí)計(jì)數(shù)器控制。當(dāng)計(jì)數(shù)值在 0~7 時(shí)，串行 輸出幀同步碼；計(jì)數(shù)值在 8~15 時(shí)，給 A/D 送 CS 控制信號(hào)和位時(shí)鐘信號(hào)，將串行 A/D 的數(shù)據(jù)鎖存并輸出，同時(shí)給顯示模塊送控制信號(hào)和鎖存后的 A/D 數(shù)據(jù)；計(jì)數(shù)值在 16~23 時(shí)，串行輸出第二路碼；計(jì)數(shù)值在 24~31 時(shí)，串行輸出第三路碼。幀同步碼是 11110010，它作為幀頭，其后跟著三路數(shù)據(jù)碼。 顯示模塊 顯示模塊用來(lái)將模擬信號(hào)的電壓顯示出來(lái)。它由分頻模塊和復(fù)接模塊共同控制。顯示模塊又分為三個(gè)子模塊：乘法模塊、二進(jìn)制到 BCD 轉(zhuǎn)換模塊和顯示掃描模塊。顯示模塊頂層如圖 315 圖 315 顯示 模塊頂層 乘法模塊作用是根據(jù) 8位 A/D 轉(zhuǎn)換標(biāo)度，一共 256 個(gè)量化值，值與值之間的步長(zhǎng)是5/256≈ ， A/D 所能顯示的最小電壓值是 伏的將其擴(kuò)大 10000 倍并與 A/D數(shù)據(jù)相乘得到 16 位的數(shù)據(jù)。乘法模塊的電路圖如圖 316， 圖 316 乘法模塊電路圖 二進(jìn)制到 BCD 轉(zhuǎn)換模塊對(duì)乘法模塊產(chǎn)生的 16 位數(shù)據(jù)進(jìn)行減法運(yùn)算，對(duì)相應(yīng)的寄存器進(jìn)行累加運(yùn)算，加法的最終結(jié)果就是 BCD 碼。此 BCD 碼的表示范圍是 0~99999。因此A/D 顯示精度可達(dá) 。相比之下，另一種轉(zhuǎn)換方法是查表法。查表法是將 范圍內(nèi)的所有二進(jìn)制數(shù)的 BCD碼一一列舉出來(lái)，二進(jìn)制數(shù)相當(dāng)于地址，而 BCD 數(shù)就是地址中的內(nèi) 第 17 頁(yè) 共 63 頁(yè) ____________________________________________________________________________________________________ 容。這兩種方法各有千秋。查表法速度快，只需要一個(gè)時(shí)鐘周期時(shí)間，但是程序冗長(zhǎng)，編寫(xiě)工作量大，同時(shí)占用大量的 FPGA 資源，是典型的面積換速度；計(jì)算法速度慢，數(shù)值越大，轉(zhuǎn)換時(shí)間越長(zhǎng)。但程序簡(jiǎn)潔易懂，不占用太多資源。對(duì)于此設(shè)計(jì)系統(tǒng)，系統(tǒng)時(shí)鐘為 ，計(jì)算速度已經(jīng)不是問(wèn)題了，而電路面積是要考慮的。因此，我選擇應(yīng)用計(jì)算法。二進(jìn)制轉(zhuǎn)換為 BCD 碼的算法圖見(jiàn)圖 317， 圖 317 二進(jìn)制轉(zhuǎn)換為 BCD 碼的算法圖見(jiàn) 輸入的二進(jìn)制數(shù)不會(huì)超過(guò)萬(wàn)位。先將它與 10000 比較。如果大于或等于 10000，則將其減去 10000 并對(duì)寄存器組 BCD_OUT[19:16]加一。每做一次這樣的運(yùn)算需要一個(gè)時(shí)鐘周期。如此循環(huán)直到二進(jìn)制數(shù)字小于一萬(wàn)。之后，將二進(jìn)制數(shù)與 1000 比較，過(guò)程與前面相同，累加的寄存器組為 BCD_OUT[15:12]。依此類(lèi)推，直到二進(jìn)制數(shù)減為零。這時(shí)的寄存器組 BCD_OUT[19:0]的數(shù)值就是轉(zhuǎn)換后的 BCD 值。此值被輸出到顯示掃描模塊。 顯示掃描模塊用來(lái)按時(shí)隙依次輸出四位 BCD碼。由于設(shè)計(jì)一共用到 5 個(gè) LED 七段譯碼管，因此控制字為 5位，用來(lái)分時(shí)控制五個(gè) PNP 三極管導(dǎo)通。在每個(gè)三極管導(dǎo)通時(shí)， 第 18 頁(yè) 共 63 頁(yè) ____________________________________________________________________________________________________ 將對(duì)應(yīng)的四位 BCD 碼送出到 74LS47 譯碼。控制字采用低電平有效，通過(guò)一個(gè) 5 位的循環(huán)移位寄存器來(lái)控制。顯示掃描模塊的電路圖如圖 318， 圖 318 顯示掃描模塊的電路圖 編譯與仿真 整個(gè)發(fā)端的 FPGA 就是由這些模塊組成的。設(shè)計(jì)結(jié)束后將代碼進(jìn)行編譯。 Quartus II中的編譯是整合式的，它將代碼編譯、芯片適配、布局布線(xiàn)和時(shí)間分析在一個(gè)工具中一并完成了，相當(dāng)于完成了一次設(shè) 計(jì)迭代。這使得功能仿真和時(shí)序仿真可以出現(xiàn)在綜合和實(shí)現(xiàn)之后，有時(shí)功能仿真就變得不是那么重要了，而是直接進(jìn)行時(shí)序仿真。這樣可以節(jié)省很多時(shí)間。發(fā)端 FPGA 的實(shí)現(xiàn)結(jié)果如下： ++ 。 Fitter Summary 。 +++ 第 19 頁(yè) 共 63 頁(yè) ____________________________________________________________________________________________________ 。 Fitter Status 。 Successful Tue May 17 12:55:07 2021 。 。 Quartus II Version 。 Build 157 12/07/2021 SJ Full Version 。 。 Revision Name 。 trans_top 。 。 Toplevel Entity Name 。 trans_top 。 。 Family 。 FLEX10K 。 。 Device 。 EPF10K10LC844 。 。 Timing Models 。 Final 。 。 Total logic elements 。 404 / 576 ( 70 % ) 。 。 Total pins 。 31 / 59 ( 52 % ) 。 。 Total memory bits 。 0 / 6,144 ( 0 % ) 。 +++ 一旦編譯成功，就可以進(jìn)入仿真階段了。由于設(shè)計(jì)的層次不復(fù)雜，模塊不多。因此直接在頂層進(jìn)行時(shí)序仿真。仿真時(shí)序圖如圖 319 圖 319 仿真時(shí)序圖 這個(gè)時(shí)序圖描述了發(fā)端 FPGA 的工作情況。 EN 是 256KHz 的窄脈沖信號(hào)，它的每一個(gè)脈沖代表復(fù)接計(jì)數(shù)器計(jì)數(shù)一次。圖中前八個(gè)脈沖所對(duì)應(yīng)的輸出正好是幀同步碼，接下去SERIAL_A/D_IO 輸出控制脈沖，每一個(gè)控制脈沖控制串行 A/D 輸出一個(gè)數(shù)據(jù)到輸出端。之后的八個(gè)脈沖控制第二路信號(hào)輸出，再后面的八個(gè)控制第三路。軟件仿真的缺點(diǎn)是仿真時(shí)間不能設(shè)置太長(zhǎng)，否則會(huì)占用巨額的內(nèi)存 ，計(jì)算機(jī)性能急劇下降。用軟件仿真一些可測(cè)的功能后，應(yīng)該用硬件進(jìn)行全面的驗(yàn)證。 收端 FPGA 設(shè)計(jì) 收端分為三個(gè)子模塊：數(shù)字鎖相模塊，解復(fù)用模塊和顯示模塊。其設(shè)計(jì)細(xì)分如圖320。在數(shù)字碼輸入 FPGA 后，首先通過(guò)數(shù)字鎖相模塊提取位時(shí)鐘，在位時(shí)鐘控制下，數(shù)碼被輸送到解復(fù)用模塊提取出幀同步并解復(fù)用出三路信碼。解復(fù)用模塊將第一路 A/D數(shù)據(jù)送到顯示模塊并控制外部 DAC 工作。