【正文】 then 已捕捉到同步碼的同時(shí)驗(yàn)證捕獲 if regester=10011011 then if syncount=10 then catch=39。doublecount=000000111。039。 singlecount=doublecount(7 downto 0)+1。039。P2:process(clkin)同步碼捕捉，同步保持比較beginif clkin39。end if。 then時(shí)鐘上升沿有效暫存輸入數(shù)據(jù) regester=regester(6 downto 0)amp。event and clkin=39。同步碼捕捉狀態(tài)標(biāo)志0表捕捉態(tài)，1表示同步態(tài)signal syncount,lostcount:std_logic_vector(1 downto 0):=00。雙幀計(jì)數(shù)器以位為單位signal catch:std_logic:=39。architecture behave of fenjieqi issignal regester,singlecount:std_logic_vector(7 downto 0):=00000000。輸出30位邏輯矢量時(shí)隙脈沖信號(hào)，與dataout相與的結(jié)果就是所選擇的一路語(yǔ)音輸出 clkout,dataout:out std_logic)。entity fenjieqi isport(datain,clkin:in std_logic。use 。end behav。clkout=clkin。接著發(fā)其他位 end if。時(shí)隙的第一個(gè)時(shí)鐘上升沿輸出最高位 else temp(7 downto 1):=temp(6 downto 0)。 temp:=regester。 除F0幀外，每幀的第16時(shí)隙都傳信令信息 else regester:=datain。 雙幀計(jì)數(shù)為32時(shí)傳勤務(wù)信息 elsif tscount=000010000 then regester:=00001111。記錄當(dāng)前輸出的是第幾路信號(hào) if bitcount=000 then if tscount(5 downto 0)=000000 then regester:=10011011。139。定義一個(gè)中間變量，用于數(shù)據(jù)的串行輸出beginif clkin39。p2:process(clkin)variable regester:std_logic_vector(7 downto 0)。end if。139。139。 then if bitcount=111 then bitcount:=000。event and clkin=39。時(shí)隙計(jì)數(shù)器shared variable bitcount:std_logic_vector(2 downto 0)。輸出時(shí)鐘end fujieqi。 輸出串行數(shù)據(jù)流 ads:out std_logic_vector(4 downto 0)。 datain: in std_logic_vector(7 downto 0)。定義了std_logic，std_logic_vector類(lèi)型use 。 仿真圖： 一次群復(fù)接器程序與仿真圖時(shí)分復(fù)接器輸入一個(gè)8位數(shù)據(jù)總線(即30路PCM話音并行數(shù)據(jù)共用總線),；一個(gè)5位時(shí)隙地址總線信號(hào)(即30路PCM話音并行地址總線)（其說(shuō)明當(dāng)前輸入的數(shù)據(jù)總線上是哪個(gè)時(shí)隙數(shù)據(jù)）此程序要特別注意器件的選擇，該程序選擇cyclone系列EP1C6Q240C8時(shí)得到所期望的結(jié)果若選用其他器件譬如Stratix II系列的器件會(huì)丟失第一路信息library ieee。 clkout=clkin。 emp=(hh(4)or hl(4))。 temphl(4 downto 1):=temphl(3 downto 0)。 end if。datainhl。 if temphl=10001 then temphl:=10000。039。 begin if clkin39。 end process。 hh=temphh。 end if。 elsif (temphh=10010 or temphh=10011) then temphh:=0000amp。 then temphh(0):=datainhh。event and clkin=39。begin AHH:process(clkin) variable temphh:std_logic_vector(4 downto 0)。architecture behavior of hdbdecode is signal hh,hl:std_logic_vector(4 downto 0)。 clkout:out std_logic)。 datainhl:in std_logic。entity hdbdecode isport( clkin:in std_logic。仿真圖： HDB3譯碼器程序與仿真圖，占空比為50%，占空比為50%library ieee。clkout=clkin。temp(3 downto 1):= temp(2 downto 0)。 end if。 end if。 county:=not county。 dataouthl=39。 else dataouthh=39。039。139。039。039。039。 end if。139。039。039。139。 兩個(gè)四連零 間 1 的 偶 temp:=1001。 county:=not county。 dataouthl=39。 dataouthh=39。兩個(gè)四連零 間 1 的 奇偶 if count1=1 then兩個(gè)四連零 間 1 的 奇偶 count1:=0。 if count0=4 then檢測(cè)到0000，處理 4位寄存器 count0:=0。 else temp(0):=datain。 end if。139。039。 county:=not county。 dataouthl=39。 else if county then首位1處理 輸出 dataouthh=39。 dataouthl=39。 then首位0 處理 輸出 dataouthh=39。 if temp(3)=39。 temp(0):=datain。139。039。beginif clkin39。variable county:boolean。 end hdbnecode。 dataouthl:out std_logic。 datain:in std_logic。use 。use 。end behavior。 end process。 end case。1。0000000amp。1。0000001amp。10。000001amp。100。00001amp。1000。0001amp。10000。001amp。100000。01amp。1000000。1amp。139。 process(clkin) begin if clkin39。architecture behavior of PCMdecode issignal temp:std_logic_vector(2 downto 0)。 clkout:out std_logic)。 C:in std_logic_vector(7 downto 0)。use 。end behavior。end process。 end if。D(2)amp。D(4)amp。039。amp。39。039。 else C=D(12)amp。D(2)amp。D(4)amp。139。amp。39。039。 then C=D(12)amp。 elsif D(5)=39。D(3)amp。D(5)amp。039。amp。39。039。 then C=D(12)amp。 elsif D(6)=39。D(4)amp。D(6)amp。139。amp。39。039。 then C=D(12)amp。 elsif D(7)=39。D(5)amp。D(7)amp。039。amp。39。139。 then C=D(12)amp。 elsif D(8)=39。D(6)amp。D(8)amp。139。amp。39。139。 then C=D(12)amp。 elsif D(9)=39。D(7)amp。D(9)amp。039。amp。39。139。 then C=D(12)amp。 elsif D(10)=39。D(8)amp。D(10)amp。139。amp。39。139。 then C=D(12)amp。 then if D(11)=39。event and clkin=39。end PCMencode。std_logic_vector全拼standard_logic標(biāo)準(zhǔn)邏輯矢量 C :out std_logic_vector(7 downto 0)。定義了std_logic，std_logic_vector類(lèi)型entity PCMencode is port(clkin :in std_logic。位同步原理圖：相位比較PCC數(shù)字濾波DLE受控分頻DCOData_InPhaseerrorInsertsignalReducesignalClk_EstClk5通信系統(tǒng)課程設(shè)計(jì)各模塊編程與上機(jī)實(shí)現(xiàn) PCM編碼程序與仿真圖PCM編碼，符合ITUT 一個(gè)輸入為13位邏輯矢量的均勻量化值，一個(gè)8000HZ占空比為1/32的取樣脈沖輸出為八位邏輯矢量的A律PCM編碼，和一個(gè)8000HZ的時(shí)鐘，個(gè)人覺(jué)得用不上，故舍去了quartus軟件是以下標(biāo)大的位為高位，所以十三位輸入采用D(12)為符號(hào)位library ieee。外同步法是一種利用輔助信息同步的方法，需要在信號(hào)中另外加入包含碼元定時(shí)信息的導(dǎo)頻或數(shù)據(jù)序列。 2）位同步是為了在準(zhǔn)確的時(shí)刻對(duì)接收碼元進(jìn)行判決，以及對(duì)接收碼元能量正確積分，它是從接收碼元的起止時(shí)刻產(chǎn)生一個(gè)碼元同步脈沖序列。 同步模塊原理 在數(shù)字通信系統(tǒng)中，同步包括載波同步，碼元同步（位同步），群同步（幀同步），網(wǎng)同步四種，本課