【正文】 default: serial_ad_cs_d = 1。d13, 539。d9, 539。 endcase// 產(chǎn)生TLC5498位串行A/D所需的控制信號(hào)CS always (*) case( t_q ) //539。d14, 539。d10, 539。d31: bit_mux_d = THI_DATA_IN[0]。d29: bit_mux_d = THI_DATA_IN[2]。d27: bit_mux_d = THI_DATA_IN[4]。d25: bit_mux_d = THI_DATA_IN[6]。d23: bit_mux_d = SEC_DATA_IN[0]。d21: bit_mux_d = SEC_DATA_IN[2]。d19: bit_mux_d = SEC_DATA_IN[4]。d17: bit_mux_d = SEC_DATA_IN[6]。d15: bit_mux_d = FST_DATA_IN。d11, 539。 539。 539。 539。 539。 else case ( t_q ) 539。d1。b1111_0010。 reg [4:0] t_d, t_q。 EN_SCAN = en_scan_d。 EN = 0。 // 描述所有觸發(fā)器 always ( posedge GCLK_IN, negedge RESET_N ) if ( !RESET_N ) begin CLK_DIV_50P = 0。 end// 輸出占空比為50%的分頻信號(hào),此信號(hào)用于A/D控制信號(hào)SERIAL_A/D_IO always (*) if ( counter_q = 339。 always ( posedge GCLK_IN, negedge RESET_N ) if ( !RESET_N ) begin st_reg1 = 0。 en_d = 0。d`t ) begin counter_d = 0。 reg[`mbit1:0] counter_d, counter_q。 disp_ad u1 ( .GCLK_IN(GCLK_IN), .RESET_N(RESET_N), .EN(ad_disp_en), .EN_SCAN(en_scan), .A/D_DATA_IN(ad_disp_reg), .SCAN_REG_OUT(VOLT_DISP), .SCAN_VECTOR(VOLT_DISP_CTL) )。參考文獻(xiàn)[1] 段吉海，黃智偉．基于CPLD/FPGA的數(shù)字通信系統(tǒng)建模與設(shè)計(jì)[M]．北京：電子工業(yè)出版社，2004：109~137．[2] 盧毅，賴杰．VHDL與數(shù)字電路設(shè)計(jì)[M]．北京：科學(xué)出版社，2001：159~386．[3] 朱勇，吳周橋，喬宇鋒等．Protel DXP范例入門與提高[M]．北京：清華大學(xué)出版社，2004：2~362．[4] 張厥盛，鄭繼禹，萬(wàn)心平．鎖相技術(shù)[M]．西安：西安電子科技大學(xué)出版社，1994：180~207．[5] 樊昌信，張甫翊，徐炳祥等．通信原理[M]．北京：國(guó)防工業(yè)出版社，2003：223，349~367．[6] 翁木云．FPGA設(shè)計(jì)及應(yīng)用[M]．西安：西安電子科技大學(xué)出版社,2002：103~125．[7] 任艷等．IC設(shè)計(jì)基礎(chǔ)[M]．西安：西安電子科技大學(xué)出版社，2003：58~83．[8] 江國(guó)強(qiáng)．現(xiàn)代數(shù)字邏輯電路[M]．北京：電子工業(yè)出版社，2002：95~116．[9] Clive Max Maxfield．The Design Warrior39。謝辭感謝EDA實(shí)驗(yàn)室的趙中華老師給與我悉心的指導(dǎo)和幫助。在編程中，我始終遵循可綜合RTL設(shè)計(jì)的三大原則：Think of Hardware、Think of Synchronous Hardware、Think RTL。在布置PCB的過(guò)程里，自動(dòng)布局和手動(dòng)布局?jǐn)[放原件，使之既顯得美觀又能符合電器規(guī)格。通過(guò)本課題的設(shè)計(jì)與實(shí)現(xiàn)，我掌握了利用自頂向下的設(shè)計(jì)方法、自下向上的設(shè)計(jì)方法以及混合設(shè)計(jì)方法。Verilog HDL語(yǔ)言既包括高層次設(shè)計(jì)語(yǔ)言的結(jié)構(gòu)形式，同時(shí)兼顧描述硬件線路連接的具體構(gòu)建。隨著VreilogXL的成功，Verilog語(yǔ)言迅速發(fā)展。 Verilog語(yǔ)言簡(jiǎn)介Verilog HDL是在1983年由Gate Way Design Automation（GDA）公司的Phil Moorby首創(chuàng)的。有關(guān) Quartus II 設(shè)計(jì)流程的圖示說(shuō)明，請(qǐng)參見圖51圖51 Quartus II 設(shè)計(jì)流程此外， Quartus II 軟件允許您在設(shè)計(jì)流程的每個(gè)階段使用 Quartus II 圖形用戶界面、EDA 工具界面或命令行界面。 Quartus174。再用萬(wàn)用表測(cè)量發(fā)端模擬電壓輸入端，說(shuō)明D/A也正常運(yùn)轉(zhuǎn)了。將電位器調(diào)到零電位，數(shù)碼管顯示為“” ；逐步調(diào)高電位，數(shù)碼管數(shù)值逐步增高，增加步長(zhǎng)為“” ，將電位器調(diào)到末端，這時(shí)數(shù)碼管顯示模擬電壓的最大值“” 。調(diào)整發(fā)端兩路DIP開關(guān)為“11110000”和“10101010” ，觀察收端LED的顯示完全正確。4 系統(tǒng)調(diào)試最后的工作就是下載調(diào)試了。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。(4)FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。FPGA的基本特點(diǎn)主要有：(1)采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 所以如果設(shè)計(jì)中使用到大量觸發(fā)器，例如設(shè)計(jì)一個(gè)復(fù)雜的時(shí)序邏輯，那么使用FPGA就是一個(gè)很好選擇。但對(duì)于一個(gè)復(fù)雜的電路，一個(gè)宏單元是不能實(shí)現(xiàn)的，這時(shí)就需要通過(guò)并聯(lián)擴(kuò)展項(xiàng)和共享擴(kuò)展項(xiàng)將多個(gè)宏單元相連，宏單元的輸出也可以連接到可編程連線陣列，再做為另一個(gè)宏單元的輸入。時(shí)鐘信號(hào)CLK由I/O腳輸入后進(jìn)入芯片內(nèi)部的全局時(shí)鐘專用通道，直接連接到可編程觸發(fā)器的時(shí)鐘端。下面我們以一個(gè)簡(jiǎn)單的電路為例,具體說(shuō)明PLD是如何利用以上結(jié)構(gòu)實(shí)現(xiàn)邏輯的，電路如下圖：圖332 組合邏輯的PLD實(shí)現(xiàn)假設(shè)組合邏輯的輸出(AND3的輸出)為f，則f=(A+B)*C*(!D)=A*C*!D + B*C*!D ( 我們以!D表示D的“非”)PLD將以下面的方式來(lái)實(shí)現(xiàn)組合邏輯f:圖333 PLD實(shí)現(xiàn)組合邏輯A,B,C,D由PLD芯片的管腳輸入后進(jìn)入可編程連線陣列（PIA)，在內(nèi)部會(huì)產(chǎn)生A,A反,B,B反,C,C反,D,D反8個(gè)輸出。后面的乘積項(xiàng)選擇矩陣是一個(gè)“或”陣列。蘭色部分是多個(gè)宏單元的集合。為什么要選擇FPGA而不是CPLD呢？首先介紹PLD的結(jié)構(gòu)和原理，PLD分解組合邏輯的功能很強(qiáng)，一個(gè)宏單元就可以分解十幾個(gè)甚至20－30多個(gè)組合邏輯輸入。84－600引腳的各種封裝每個(gè)I/O引腳都有漏極開路選擇（Open－drain Otion）。多達(dá)6個(gè)全局時(shí)鐘信號(hào)和4個(gè)全局清除信號(hào)。實(shí)現(xiàn)高速、多輸入邏輯函數(shù)的專用級(jí)鏈聯(lián)?？焖?、可預(yù)測(cè)連線延時(shí)的快速通道（Fast Track）連續(xù)式分布結(jié)構(gòu)。器件內(nèi)低變形時(shí)鐘樹形分布。（3）系統(tǒng)級(jí)特點(diǎn)（2）高密度 FLEX 10K器件配置好后，通過(guò)復(fù)位可進(jìn)行在線重新配置，裝入新數(shù)據(jù)。FLEX 10K的邏輯功能合互連關(guān)系是由CMOS SRAM單元配置的。 無(wú)源的那種應(yīng)該稱為“晶體”，一般有2個(gè)管腳。SRAM(10K10E系列)集成電路制造工藝制造。到目前為止，F(xiàn)LEX 10K系列以推出了FLEX 10K、FLEX 10KA、FLEX 10KB、FLEX 10KV、FLEX 10KE等5中分支系列，其集成度也以達(dá)到了前所未有的250000門。由于芯片內(nèi)部硬件連接關(guān)系的描述可以存在磁盤、ROM、EPROM、PROM中，因而在可編程門陣列芯片及外圍電路保持不動(dòng)的情況下，換一塊EPROM芯片，就能實(shí)現(xiàn)一種新的功能。所謂的復(fù)雜可編程邏輯器件（CPLD，即Complex Programmable Logic Device)是在PAL，GAL等邏輯器件的基礎(chǔ)之上發(fā)展起來(lái)的。這使得多個(gè)DAC0830可以時(shí)分復(fù)用。如果在轉(zhuǎn)換期間CS變低電平，這將取消本次轉(zhuǎn)換。CS高電平將啟動(dòng)轉(zhuǎn)換，這時(shí)CS要保持17us確保轉(zhuǎn)換完成。在TLC549內(nèi)部有一個(gè)4MHz的時(shí)鐘，這個(gè)片上時(shí)鐘使得片內(nèi)電路的工作獨(dú)立于外部數(shù)據(jù)時(shí)鐘的時(shí)序，而且片內(nèi)時(shí)鐘與I/O CLOCK時(shí)鐘不要求有任何的相位同步。加/減脈沖控制器的輸出經(jīng)過(guò)除Ｎ計(jì)數(shù)器后，使得本地估算信號(hào)u2的相位受到調(diào)整控制，最終達(dá)到鎖定狀態(tài)。這時(shí)，加/減脈沖控制器只對(duì)其時(shí)鐘2Nf0進(jìn)行二分頻，使u1和u2的相位保持正交。這里f0是環(huán)路的中心頻率，一般情況下M和N為2的整數(shù)次冪?？紤]到這是一個(gè)全數(shù)字部件，因此將它以RTL代碼的形式描述出來(lái)并整合到FPGA中。 Total memory bits 。 Final 。 Device 。 rcv_top 。 Quartus II Version 。+++。計(jì)數(shù)器計(jì)到最后一個(gè)值時(shí)，即代表解復(fù)用結(jié)束，解復(fù)用允許寄存器清零，計(jì)數(shù)器歸零。它作為幀同步識(shí)別和解復(fù)用的緩存。模塊使能信號(hào)要求是系統(tǒng)時(shí)鐘寬度的脈沖，而鎖相模塊提供的是方波。在此設(shè)計(jì)中，K取7。為了減少這種相位抖動(dòng)，K值必須取大于M/4。因?yàn)镸=2N，K應(yīng)大于2。N分頻計(jì)數(shù)器的分頻值是可以設(shè)置的，它與系統(tǒng)時(shí)鐘和信碼位時(shí)鐘有關(guān)。這個(gè)數(shù)字鎖相模塊是基于加減脈沖方法的，輸入信碼與鎖相輸出信碼進(jìn)行異或，異或的結(jié)果作為相位誤差。在數(shù)字碼輸入FPGA后，首先通過(guò)數(shù)字鎖相模塊提取位時(shí)鐘，在位時(shí)鐘控制下，數(shù)碼被輸送到解復(fù)用模塊提取出幀同步并解復(fù)用出三路信碼。軟件仿真的缺點(diǎn)是仿真時(shí)間不能設(shè)置太長(zhǎng)，否則會(huì)占用巨額的內(nèi)存，計(jì)算機(jī)性能急劇下降。仿真時(shí)序圖如圖319圖319 仿真時(shí)序圖這個(gè)時(shí)序圖描述了發(fā)端FPGA的工作情況。 0 / 6,144 ( 0 % ) 。 Total pins 。 EPF10K10LC844 。 Family 。 Build 157 12/07/2004 SJ Full Version 。 Fitter Status 。這樣可以節(jié)省很多時(shí)間。顯示掃描模塊的電路圖如圖318，圖318 顯示掃描模塊的電路圖 編譯與仿真整個(gè)發(fā)端的FPGA就是由這些模塊組成的。顯示掃描模塊用來(lái)按時(shí)隙依次輸出四位BCD碼。之后，將二進(jìn)制數(shù)與1000比較，過(guò)程與前面相同，累加的寄存器組為BCD_OUT[15:12]。先將它與10000比較。但程序簡(jiǎn)潔易懂，不占用太多資源。相比之下，另一種轉(zhuǎn)換方法是查表法。顯示模塊頂層如圖315圖315 顯示模塊頂層乘法模塊作用是根據(jù)8位A/D轉(zhuǎn)換標(biāo)度，一共256個(gè)量化值，值與值之間的步長(zhǎng)是5/256≈，A/。幀同步碼是11110010，它作為幀頭，其后跟著三路數(shù)據(jù)碼。每一個(gè)輸出都是在相對(duì)應(yīng)的計(jì)數(shù)值下完成的，每一次串行A/D的控制是在計(jì)數(shù)器達(dá)到某些計(jì)數(shù)值時(shí)完成。CLK_DIV_50P的頻率與EN相同，不同的是CLK_DIV_50P是方波，而EN是窄脈沖。計(jì)數(shù)器實(shí)現(xiàn)循環(huán)計(jì)數(shù)，當(dāng)達(dá)到某個(gè)計(jì)數(shù)值時(shí)，相應(yīng)輸出寄存器改變邏輯狀態(tài)。在設(shè)計(jì)中，分頻模塊輸出有“CLK_DIV_50P”、“EN”和“EN_SCAN” 。行波時(shí)鐘還會(huì)使后續(xù)電路產(chǎn)生亞穩(wěn)態(tài)。它們是系統(tǒng)分頻模塊、復(fù)接模塊和顯示模塊。 發(fā)端FPGA設(shè)計(jì)在原理圖做好之后。因FPGA大多支持IEEE的JTAG標(biāo)準(zhǔn)，所以使用芯片上的JTAG口是常用下載方式。 下載驗(yàn)證下載是在功能仿真與時(shí)序仿真正確的前提下，將綜合后形成的位流下載到具體的FPGA芯片中，也叫芯片配置。將綜合后的網(wǎng)表文件保存為db格式，可在PrimeTime環(huán)境下打開。從某種程序來(lái)講，靜態(tài)時(shí)序分析可以說(shuō)是整個(gè)FPGA設(shè)計(jì)中最重要的步驟，它允許設(shè)計(jì)者詳盡地分析所有關(guān)鍵路徑并得出一個(gè)有次序的報(bào)告，而且報(bào)告中含有其它調(diào)試信息，比如每個(gè)網(wǎng)絡(luò)節(jié)點(diǎn)的扇出或容性負(fù)載等。在實(shí)現(xiàn)過(guò)程中可以進(jìn)行選項(xiàng)設(shè)置。因最新的設(shè)計(jì)實(shí)現(xiàn)工具是時(shí)序驅(qū)動(dòng)的，即在器件的布局布線期間對(duì)整個(gè)信號(hào)通道執(zhí)行時(shí)序分析，因此可以使用約束條件操作布線軟件，完成設(shè)計(jì)規(guī)定的性能要求。 設(shè)計(jì)實(shí)現(xiàn)實(shí)現(xiàn)可理解為利用實(shí)現(xiàn)工具把邏輯映射到目標(biāo)器件結(jié)構(gòu)的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線通道進(jìn)行連線，并產(chǎn)生相應(yīng)文件（如配置文件與相關(guān)報(bào)告）。因此，綜合的過(guò)程也就是設(shè)計(jì)目標(biāo)的優(yōu)化過(guò)程，最后獲得的結(jié)構(gòu)與綜合器的工作性能有關(guān)。如Quartus與Foundation都可以把EDIF網(wǎng)表作為輸入網(wǎng)表而直接進(jìn)行布局布線，布局布線后，可再將生成的相應(yīng)文件交給第三方進(jìn)行后續(xù)處理。HDL設(shè)計(jì)方式是現(xiàn)今設(shè)計(jì)大規(guī)模數(shù)字集成電路的良好形式，除IEEE標(biāo)準(zhǔn)中VHDL與Verilog HDL兩種形式外，尚有各自FPGA廠家推出的專用語(yǔ)言，如Quartus下