【正文】 言采用自頂向下的設(shè)計(jì)方法 實(shí)現(xiàn)了 FIFO 的數(shù)據(jù)緩沖功能。當(dāng) FIFO 寫(xiě)滿時(shí)，滿標(biāo)志 wfull 馬上由 0變 1，禁止寫(xiě)數(shù)據(jù)并且寫(xiě)地址也不再增加， FIFO 只讀不寫(xiě)；當(dāng) FIFO 讀空時(shí)，空標(biāo)志 rempty 馬上由 0 變 1，禁止讀數(shù)據(jù)并且讀地址也不再增加， FIFO 只寫(xiě)不讀。讀時(shí)鐘 rclk 控制下的同步讀時(shí)鐘域 ,包括讀指針和空邏輯的產(chǎn)生。這個(gè)電路一般用的是比較器判斷。半滿標(biāo)志是一個(gè)雙用輸出端口，在單片模式下，當(dāng)擴(kuò)展輸入端接地時(shí)，這個(gè)端口就作為半滿標(biāo)志。 aempty 信號(hào)的失效與寫(xiě)時(shí)鐘同步。與傳統(tǒng)的先將地址信號(hào)同步再進(jìn)行同步比較的方法相比，異步比較法避免了使用大量的同步寄存器，而效率則更高，實(shí)現(xiàn)也更簡(jiǎn)單。amp。 (wptr[n1]^rptr[n])) |~wrst)。當(dāng)讀地址增加時(shí)，表明已經(jīng)從 FIFO中讀走了一個(gè)數(shù)據(jù)， afull 由有效的低電平變?yōu)闊o(wú)效的高電平，即 afull 的上升沿與 rptr同屬于讀時(shí)鐘域。 20 a e m p t y nr c l k d o m a i nr p t r w p t r r p t rw c l k d o m a i nw c l k d o m a i nw p t ra f u l l n 圖 45 異步比較的時(shí)鐘域 AHQ1Q8E N B寄 存 器AHQ1Q8E N B寄 存 器e ne n異 步比 較0000000000S E TS E TR E LKR E LRW E L RW E L KE MP T YF U L L 圖 46 控制信號(hào)同步 因此可以利用上述的理論基礎(chǔ)來(lái)實(shí)現(xiàn)從 aempty_n 到 empty 的過(guò)渡。在異步 FIFO 中的標(biāo)志位主要包括空標(biāo)志、滿標(biāo)志、半滿標(biāo)志和將近滿、將近空標(biāo)志。所以在使用雙鎖存器法時(shí)，應(yīng)該使原始信號(hào)保持足夠長(zhǎng)的時(shí)間，以便另一個(gè)時(shí)鐘域的鎖存器對(duì)其進(jìn)行正確的采樣。兩級(jí)時(shí)鐘同時(shí)消除亞穩(wěn)態(tài)如圖 42。在圖 41的異步電路中，電路外部的輸入和內(nèi)部的時(shí)鐘之間是毫無(wú)時(shí)間關(guān)系的，因此 setup/hold 沖突是必然的；同在電路內(nèi)部的兩個(gè)沒(méi)有關(guān)系的時(shí)鐘域之間的信號(hào)傳遞，也必然會(huì)導(dǎo)致 setup/hold 沖突。 結(jié)繩法是利用一種十進(jìn)的位置系統(tǒng)在繩子上打結(jié) 。解碼的方法是用 ‘0’ 和采集來(lái)的 4 位格雷碼的最高位（第 4位）異或，結(jié)果保留到 4 位，再將異或的值和下一位（第 3位）相異或，結(jié)果保留到 3位，再 將相異或的值和下一位（第2位）異或，結(jié)果保留到 2 位，依次異或，直到最低位，依次異或轉(zhuǎn)換后的值（二進(jìn)制數(shù)）就是格雷碼轉(zhuǎn)換后自然碼的值 。 14 3 異步 FIFO 實(shí)現(xiàn)的技所涉及的技術(shù)及其解決方法 異步 FIFO 的設(shè)計(jì)主要處理兩個(gè)關(guān)鍵性的問(wèn)題。 (2） 功能仿真：將文件調(diào)入 HDL 仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過(guò)這一步，只在布線完成以后，進(jìn)行時(shí)序仿真） 。 VHDL 和 Verilog HDL 兩者相比， 13 VHDL 的書(shū)寫(xiě)規(guī)則比 Verilog 煩瑣一些，但 verilog 自由的語(yǔ)法也容易讓少數(shù)初學(xué)者出錯(cuò)。 Verilog HDL 語(yǔ)言的簡(jiǎn)介 [1] Verilog HDL 就是在用用最廣泛的 C 語(yǔ)言的基礎(chǔ)上發(fā)展起來(lái)的一種件描述語(yǔ)言，它是由 GDA(Gateway Design Automation)公司的 PhilMoorby 在 1983 年末首創(chuàng)的，最初只設(shè)計(jì)了一個(gè)仿真與驗(yàn)證工具，之后又陸續(xù)開(kāi)發(fā)了相關(guān)的故障模擬與時(shí)序分析工具。怎樣判斷 FIFO 的滿 /空就成了 FIFO 設(shè)計(jì)的核心問(wèn)題。對(duì)于單片 FIFO 來(lái)說(shuō)，主要有兩種結(jié)構(gòu)：觸發(fā)導(dǎo)向結(jié)構(gòu)和零導(dǎo)向傳輸結(jié)構(gòu)。但是格雷碼有個(gè)缺點(diǎn)就是只能定義 2^n 的深度，而不能像二進(jìn)制碼那樣隨意的定義 FIFO 的深度，因?yàn)楦窭状a必須循環(huán)一個(gè) 2^n，否則就不能保證兩個(gè)相鄰碼元之間相差一位的條件 ，因此也就不是真正的格 雷碼了。當(dāng)讀寫(xiě)地址的差值等于一個(gè)預(yù)設(shè)值的時(shí)候，空 /滿信號(hào)被置位。在空的狀態(tài)下不能進(jìn)行讀操作。 讀時(shí)鐘：讀操作所遵循的時(shí)鐘，在每個(gè)時(shí)鐘沿來(lái)臨時(shí)讀數(shù)據(jù)。 FIFO 的一些重要參數(shù) [7] FIFO 的寬度：也就是英文資料里?？吹降?THE WIDTH，它只的是 FIFO 一次讀寫(xiě)操作的數(shù)據(jù)位，就像 MCU 有 8 位和 16 位， ARM 32 位等等， FIFO 的寬度在單片成品 IC 中是固定的，也有可選擇的，如果用 FPGA 自己實(shí)現(xiàn)一個(gè) FIFO，其數(shù)據(jù)位，也就是寬度是可以自己定義的。讀地址產(chǎn)生模塊一般根據(jù)讀地址和寫(xiě)地址的差來(lái)產(chǎn)生 FIFO的空標(biāo)志。 格雷碼 如 表 21 所示， 在每一次計(jì)數(shù)增減時(shí)只改變其中的一位 。 這種設(shè)計(jì)的不足之處是由計(jì)數(shù)器來(lái)判斷狀態(tài)，而不是直接比較讀、寫(xiě)指針。這樣才能提前一個(gè)時(shí)鐘給出全滿標(biāo)志，使 FIFO 有足夠時(shí)間防止下一個(gè)數(shù)據(jù)寫(xiě)入而產(chǎn)生溢出。 這種設(shè)計(jì)需要單時(shí)鐘寬度脈沖以及用于讀、寫(xiě)選通的脈沖同步器，因?yàn)楫?dāng)一個(gè)電平信號(hào)從一個(gè)時(shí)鐘域跨越到 另一個(gè)更快的時(shí)鐘域時(shí)，在較快時(shí)鐘域中它能在更多的時(shí)鐘周期中保持有效。 現(xiàn)在指針邏輯的設(shè)計(jì)有多種方法。這些情況就要使用 FIFO 了。分析了異步 FIFO 的參數(shù)和設(shè)計(jì)的難點(diǎn)。當(dāng)讀寫(xiě)地址的差值等于一個(gè)預(yù)設(shè)值的時(shí)候，空 /滿信號(hào)被置位。所以在使用雙鎖存器法時(shí)，應(yīng)該使原始信號(hào)保持足夠長(zhǎng)的時(shí)間，以便另一個(gè)時(shí)鐘域的鎖存器對(duì)其進(jìn)行正確的采樣。對(duì)多個(gè)觸發(fā)器的輸出所組成的寫(xiě)地址 /讀地址可以采用格雷碼。同理，讀出數(shù)據(jù)時(shí)。同時(shí) HY64UD16322A支持 DPD(Deep Power Down)模式，保證其在待機(jī)模式下功耗進(jìn)一步降低。 從邏輯上說(shuō)，只需要讀出方把自己的記分牌的信息 (清位信息 )傳送給寫(xiě)入方，同時(shí)寫(xiě)入方把自己的記分牌的信息 (置位信息 )傳送給讀出方就可以了，即只要構(gòu)成兩條邏輯 通道就可以滿足需求。設(shè)定 FIFO 最多可以存放 4 個(gè)信元。此時(shí)，需要進(jìn)行自行 FIFO 設(shè)計(jì)。與納米存儲(chǔ)有關(guān)的主要進(jìn)展有如下內(nèi)容。其中， 英寸 軟盤(pán)占據(jù)計(jì)算機(jī)的標(biāo)準(zhǔn)配置地位近 20 年之久，之后出現(xiàn)過(guò) 24MB、 100MB、 200MB 的高密度過(guò)渡性軟盤(pán)和軟驅(qū)產(chǎn)品。磁芯存儲(chǔ)從 20 世紀(jì) 50年代、 60年代，直至70 年代初，一直是計(jì)算機(jī)主存的標(biāo)準(zhǔn)方式。 因此，當(dāng)磁盤(pán)出現(xiàn)后，磁鼓就被淘汰了。 根據(jù)讀寫(xiě)磁帶的工作原理，磁帶 機(jī)可以分為六種規(guī)格。 1950 年，世界上第一臺(tái)具有存儲(chǔ)程序功能的計(jì)算機(jī) EDVAC 由馮 .諾依曼博士領(lǐng)導(dǎo)設(shè)計(jì)。所 以 FIFO 的研發(fā)在一定意義上已經(jīng)盡量的滿足了市場(chǎng)對(duì)產(chǎn)品的高速度的要求。在現(xiàn)代的系統(tǒng)設(shè)計(jì)中，為了提高系統(tǒng)的性能，設(shè)計(jì)者對(duì)數(shù)據(jù)的傳輸率、數(shù)據(jù)的傳輸量，對(duì)系統(tǒng)各部分之間的接口部分不同的數(shù)據(jù)輸入和接收傳輸率的匹配有越來(lái)越高的要求，而 FIFO 存儲(chǔ)器以其合理的價(jià)格、使用的方便靈活性以及上述的對(duì)速度匹配的應(yīng)用而成為解決這類問(wèn)題的理想 途徑，因此 FIFO 存儲(chǔ)器在計(jì)算機(jī)、多媒體和數(shù)據(jù)通信領(lǐng)域都有著廣泛的應(yīng)用，因此對(duì) FIFO 的研究與設(shè)計(jì)應(yīng)用具有理論上和實(shí)際應(yīng)用上的雙重意義。 FIFO。當(dāng)數(shù)據(jù)從一個(gè)時(shí)鐘域傳遞到另一個(gè)域，并且目標(biāo)時(shí)鐘域與源時(shí)鐘域不相關(guān)時(shí)，這些域中的動(dòng)作是不相關(guān)的，從而消除了同步操作的可能性，并使系統(tǒng)重復(fù)地進(jìn)入亞穩(wěn)定狀態(tài)，造成系統(tǒng)時(shí)鐘時(shí)序上的紊亂。 tie knots France III 目 錄 1 引言 ...................................................................... 1 FIFO 研究意義 ........................................................ 1 生產(chǎn)需求狀況 ........................................................ 1 存儲(chǔ)器外發(fā)展?fàn)顩r .................................................... 2 FIFO 設(shè)計(jì)技術(shù)簡(jiǎn)介 .................................................... 4 基于 信元的 FIFO 設(shè)計(jì)方法 ........................................ 4 基于 SRAM/DRAM 的大容量 FIFO 的設(shè)計(jì)與實(shí)現(xiàn) ........................ 4 異步 FIFO 設(shè)計(jì)中存在的問(wèn)題及解決辦法 ................................. 5 亞穩(wěn)態(tài) ......................................................... 5 空 /滿指針的解決方法 ............................................ 6 論文主要內(nèi)容 ........................................................ 6 2 異步 FIFO 工作原理簡(jiǎn)介 ..................................................... 7 關(guān)于異步信號(hào) ........................................................ 7 異步 FIFO 芯片簡(jiǎn)介 ................................................... 8 FIFO 的一些重要參數(shù) .................................................. 9 異步 FIFO 設(shè)計(jì)的難點(diǎn) ................................................ 10 異步 FIFO 設(shè)計(jì)難點(diǎn)概述 ......................................... 10 解決 FIFO 的滿 /空技術(shù)方法概述和特點(diǎn) ...................... 10 亞穩(wěn)態(tài)問(wèn)題的產(chǎn)生及解決 .................................. 10 FIFO 的功能簡(jiǎn)介 ..................................................... 11 Modelsim 仿真工具簡(jiǎn)介 ............................................... 11 主要特點(diǎn) ...................................................... 11 Verilog HDL 語(yǔ)言的簡(jiǎn)介 .............................................. 12 HDL 語(yǔ)言 ............................................................ 12 HDL 與原理圖輸入法的關(guān)系 ...................................... 13 HDL 開(kāi)發(fā)流程 .................................................. 13 3 異步 FIFO 實(shí)現(xiàn)的技所涉及的技術(shù)及其解決方法 ................................ 14 格雷碼 .............................................................. 14 結(jié)繩法 .............................................................. 14 4 異步 FIFO 具體實(shí)現(xiàn)方法 .................................................... 16 亞穩(wěn)態(tài)問(wèn)題的解決方案 ............................................... 16 問(wèn)題的產(chǎn)生 .................................................... 16 常見(jiàn)的解決方法 ................................................ 16 格雷碼編碼法 ............................................ 16 雙觸發(fā)器法 .............................................. 17 結(jié)繩法 .................................................. 17 基于異步比較 FIFO 邏輯標(biāo)志的產(chǎn)生 .................................... 18 設(shè)計(jì)思想 ...................................................... 18 標(biāo)志位的產(chǎn)生 ..