【正文】 00) THEN IF(cc0=0000) THEN IF(cc1=0000) THEN cc0=0000。 END IF。 bb1=0000。 基于 VHDL 的數(shù)字式競賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 搶答、計(jì)分和報(bào)警 21 ELSE aa0=aa039。 ELSE aa0=1001。 ELSIF(SUB=39。 ELSE dd0=dd0+39。 IF(dd1=1001) THEN dd1=0000。139。 END IF。139。 END IF。139。139。 ELSIF(CLK39。 cc1=0001。) THEN aa1=0001。 aa0,aa1,bb0,bb1,cc0,cc1,dd0,dd1: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0))。 USE 。 END IF。 END CASE 。139。 WARNS=39。 WHEN 0100 =LEDE =0011。139。 S2 amp。 WARNS: OUT STD_LOGIC)。 USE 。 END IF。 THEN SOUND=39。 THEN SOUND=39。 SOUND: OUT STD_LOGIC)。 END ARCHITECTURE 。 END IF 。139。039。039。 。 ) THEN STATES = 0010 。 AND S2=39。 ELSIF ( S1 =39。 LED=0011 。039。139。STOP=39。 AND S0=39。 AND S2=39。 )THEN IF ( WARN=39。039。139。 STOP : OUT STD_LOGIC 。 ENTITY LOCK IS PORT (CLK,CLEAR:IN STD_LOGIC。 最后，我還是要向百忙之中給我莫大幫助的劉老師表示感謝。我的同組成員也給了我很大的幫助。我本來是一個(gè)散漫的人，若不是老師 督促與耐心指導(dǎo)我不可能完成的這么及時(shí)。深刻體會到 “紙上得來終覺淺，絕知此事要躬行 ”這句古 話的含義了。也耽擱了不少時(shí)間。要注意各模塊之間的連接關(guān)系。報(bào)警主要是對提前搶答或者答題超時(shí)等違規(guī)狀況提供一個(gè)警告信號。 在本文章主要講述了搶答器的搶答、計(jì)分和報(bào)警的功能。這個(gè)模塊的輸入端有時(shí)鐘信號 CLK、系統(tǒng)復(fù)位信號 CLEAR和一個(gè) STOP輸入信號 ； 輸出端有秒時(shí)間狀態(tài)顯示信號高位 HIGN和低位 LOW， 無人搶答時(shí)計(jì)時(shí)中止警報(bào)信號 WARN。 bb0、 bb cc0、 cc dd0、 dd1 其功能和 aa0、 aa1相同。設(shè)置一個(gè)計(jì)分電路， 每組開始預(yù)置 10分，由主持人記分，答對一次加 1 分，答錯(cuò)一次減 1 分。輸出端有對應(yīng)于 S0， S1， S2， S3編號的 4個(gè)指示燈 LED和 4線 2進(jìn)制輸出端 STATES（用于鎖存當(dāng)前的狀態(tài)），還有一個(gè) STOP端用于指示S0， S1， S2， S3按鈕狀態(tài)（控制計(jì)算器停止） .生成模塊圖如 ： 圖 41 搶答鑒別模塊的模塊圖 仿真波形如圖 所示： 圖 42 搶答鑒別模塊部分仿真波形 基于 VHDL 的數(shù)字式競賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 搶答、計(jì)分和報(bào)警 8 報(bào)警模塊設(shè)計(jì) （ 1） 在這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中的報(bào)警功能，當(dāng)主持人按下 控制鍵，有限時(shí)間內(nèi)（ N 秒內(nèi)）有人搶答或是倒計(jì)時(shí)到了之后蜂鳴聲開始報(bào)警，輸出 SOUND 有效電平為高。 當(dāng)設(shè)計(jì)文件的方針通過后，就可以將變異輸出的配置文件下載到項(xiàng)目辦上了。 仿真設(shè)計(jì)項(xiàng)目：當(dāng)一個(gè)設(shè)計(jì)項(xiàng)目完成編譯以后，如果不對、驗(yàn)證正 確與否，就直接下載到項(xiàng)目器件中的話，其結(jié)果是無法預(yù)知的。對于事先完成輸入編輯的設(shè)計(jì)文件，也可在創(chuàng)建工程項(xiàng)目文件時(shí)予以添加，也可在 集成開發(fā)環(huán)境中選擇 FileOpen，打 開和編輯選中的設(shè)計(jì)文件。 統(tǒng)設(shè)計(jì)提供了一個(gè)完整的設(shè)計(jì)環(huán)境。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言，因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享，從而減小硬件電路設(shè)計(jì)的工作量，縮短開發(fā)周期。當(dāng)硬件電路的設(shè)計(jì)描述完成以后， VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)。 VHDL 語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。 VHDL 語言設(shè)計(jì)方法靈活多樣，既支持自頂向下的設(shè)計(jì)方式，也支持自底向上的設(shè)計(jì)方法； 既支持模塊化設(shè)計(jì)方法，也支持層次化設(shè)計(jì)方法。 VHDL 語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用，它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點(diǎn)。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的 計(jì)算機(jī)高級語言。目前， IEEE 又推出了一種新標(biāo)準(zhǔn)，將 VHDL 語言的描述能力從數(shù)字電路擴(kuò)展到模擬電路及數(shù)?；旌想娐返脑O(shè)計(jì)，這使得 VHDL 語言的應(yīng)用范圍更加廣泛。隨著系統(tǒng)復(fù)雜程度的增加，這些描述方法變得過于復(fù)雜，不便于使用。本文所指的 EDA 技術(shù)，主要針對電子電路設(shè)計(jì)、 PCB 設(shè)計(jì)和 IC 設(shè)計(jì)。 現(xiàn)在對 EDA 的概念或范疇用得很寬。目前 EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。 EDA 技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動強(qiáng)度。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如 CPLD、 FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。 鎖存模塊：該電路的作用是當(dāng)?shù)谝粋€(gè)搶答者搶答后，對第一個(gè)搶答者的組別進(jìn)行鎖存并顯示在數(shù)碼管上，后面的搶答者信號全都無響應(yīng)，直到主持人按下復(fù)位鍵。 以下幾章主要介紹搶答器的搶答鑒別、計(jì)分和報(bào)警功能的實(shí)現(xiàn)， VHDL 語言的特點(diǎn)及發(fā)展趨勢， 開發(fā)平臺的仿真等。 在日常生活中，各種智力競賽越來越多，而搶答器是必不可少的設(shè)備之一，答題時(shí)一般分為必答和搶答兩種。 4, the answer time limit this design is mainly about answering, scoring and warning function. Key words: responder。 數(shù)碼顯示 ； 答題限時(shí)功能。 VHDL 是一種全方位的硬件描述語言，幾 乎覆蓋了以往各種硬件描述語言的功能，整個(gè)自頂向下或自底向上的電路設(shè)計(jì)過程都可以用 VHDL 來完成。 本設(shè)計(jì)使用 VHDL 語言設(shè)計(jì)一個(gè)四路數(shù)字競賽搶答器系統(tǒng)。搶答器的主要功能模塊是是： 對第一搶答信號的鑒別和鎖存功能； 計(jì)分功能 。 2, score 3, a digital display。其中，搶答器就是典型的一種運(yùn)用數(shù)字集成的設(shè)備。它能夠準(zhǔn)確、公正、直觀地判斷出首輪搶答者，并且通過搶答器的數(shù)碼顯示和警示蜂鳴等方式指示出首輪搶答者。 主持人控制模塊：給節(jié)目主持人設(shè)置一個(gè)控制開關(guān)，用來控制系統(tǒng)的清零和搶答的開始。 答題定時(shí) 譯碼輸出 搶答鑒別 組別鎖存 主持人控制 聲音報(bào)警 顯示模塊 計(jì)分模塊 基于 VHDL 的數(shù)字式競賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 搶答、計(jì)分和報(bào)警 3 3 設(shè)計(jì)平臺的描述 EDA 的概述 20 世紀(jì) 90 年代，國際上電子和計(jì)算機(jī)技術(shù) 較先進(jìn)的國家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。 EDA 技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在 EDA 軟件平臺上，用硬件描述語言 VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。包括在機(jī)械、電子、通信、航空航天、化 工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有 EDA 的應(yīng)用。 利用 EDA 工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出 IC 版圖或 PCB版圖的整個(gè)過程 的計(jì)算機(jī)上自動處理完成。例如在飛機(jī)制造過程中，從設(shè)計(jì)、性能測試及特性分析直到飛行模擬，都可能涉及到 EDA 技術(shù)。 在傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)中，描述硬件的方法通常是邏輯表達(dá)式和邏輯電路圖。 VHDL 語言具有很強(qiáng)的電路描述能力，支 持硬件的設(shè)計(jì)、驗(yàn)證、綜合和測試，是一種多層次的硬件描述語言。 VHDL 主要用于描述 數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。此外， VHDL