【正文】 ................................................................................. 13 參考文獻(xiàn) .............................................................................................................. 14 致謝 ...................................................................................................................... 15 附錄 源代碼 ....................................................................................................... 16 基于 VHDL 的數(shù)字式競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 搶答、計(jì)分和報(bào)警 1 1 緒論 隨著集成技術(shù)的發(fā)展，尤其是中、大規(guī)模和超大規(guī)模集成電路的發(fā)展，數(shù)字電子技術(shù)的應(yīng)用越來(lái)越多地滲透到國(guó)民經(jīng)濟(jì)的各個(gè)部門，目前數(shù)字電子技術(shù)已經(jīng)廣泛應(yīng)用于計(jì)算機(jī)、自動(dòng)控制、電子測(cè)量?jī)x表、電視、雷達(dá)、通信等各個(gè)領(lǐng)域。而搶答 則要求參賽者做好充分準(zhǔn)備，由主持人宣讀完題目后，參賽者開始搶答，誰(shuí)先按下按鈕，就由誰(shuí)答題，但競(jìng)賽過(guò)程中很難準(zhǔn)確判斷出誰(shuí)先按下按鍵，因此使用搶答器來(lái)完成這一功能是很有必要的。 顯示報(bào)警模塊：就是把各個(gè)模塊的輸入的不同信號(hào)經(jīng)過(guò)譯碼成 BCD 碼然后 直接在數(shù)碼管上顯示，還可以加上蜂鳴器的聲音，更能給觀眾一個(gè)準(zhǔn)確、簡(jiǎn)明的數(shù)字。 在設(shè)計(jì)過(guò)程中，其他模塊的添加。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過(guò)程和設(shè)計(jì)觀念，促進(jìn)了 EDA 技術(shù)的迅速發(fā)展。 現(xiàn)在對(duì) EDA 的概念或范疇用得很寬。 EDA 技術(shù)是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。目前 EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。 EDA 技術(shù)不僅極大地提 高了系統(tǒng)的設(shè)計(jì)效率，而且使設(shè)計(jì)者擺脫了大量的輔助性工作，將精力值終于創(chuàng)造性的方案與概念的構(gòu)思上。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 語(yǔ)言的句法、語(yǔ)言形式和描述風(fēng)格十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言，是目前硬件描述語(yǔ)言中應(yīng)用最為廣泛的一種。 1987 年底， VHDL 被 IEEE 和 美國(guó)國(guó)防部 確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。同時(shí)，它還具有多層次的電路設(shè)計(jì)描述功能。同時(shí)， VHDL 語(yǔ)言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。 （ 4） VHDL 語(yǔ)言的設(shè)計(jì)描述與器件無(wú)關(guān) 采用 VHDL 語(yǔ)言描述硬件電路時(shí)，設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。在設(shè)計(jì)過(guò)程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開始一步步地進(jìn)行設(shè)計(jì)，而是一些模塊的累加。含有工作組計(jì)算、集成邏輯分析儀、EDA工具集成、多過(guò)程支持、增強(qiáng)重編譯和 IP集成等特性。 基于 VHDL 的數(shù)字式競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 搶答、計(jì)分和報(bào)警 6 輸入的設(shè)計(jì)過(guò)程一般為創(chuàng)建工程、輸入文件、項(xiàng)目編譯、波形仿真、項(xiàng)目校驗(yàn)和編程下載等幾個(gè)步驟。編譯過(guò)程包括分析與綜合、適配、編程和時(shí)序分析 4 個(gè)環(huán)節(jié)。 驗(yàn)證是設(shè)計(jì)中的一個(gè)重要環(huán)節(jié)，而邏輯模擬 仿真則是最常用的驗(yàn)證手段。 基于 VHDL 的數(shù)字式競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 搶答、計(jì)分和報(bào)警 7 4 搶答器各部分的設(shè)計(jì)描述及仿真波形 搶答鑒別、計(jì)分和報(bào)警模塊的設(shè)計(jì) 搶答鑒別模塊設(shè)計(jì) 在這個(gè)模塊中主要實(shí)現(xiàn)搶答過(guò)程中的搶的功能，并且能夠?qū)崿F(xiàn)當(dāng)有一路搶答按鍵按下時(shí)，該路搶答信號(hào)將其余各按鍵信號(hào)封鎖的功能。其中， S、S S S3表示四個(gè)按鍵， CLEAR是復(fù)位控制端， WARNS是警告信號(hào)。本設(shè)計(jì)是選用 BCD 碼（即用四位二進(jìn)制數(shù)來(lái)表示一位十進(jìn)制）來(lái)顯示計(jì)數(shù)。在程序設(shè)計(jì)中， INSTATES 代表七個(gè)輸入， QOUT 七個(gè)輸出端。在初始狀態(tài)時(shí)，各組計(jì)分給出一個(gè)固定的值并將它掃描顯示在屏幕上，當(dāng)計(jì)分或者要顯示的數(shù)據(jù)發(fā)生變化時(shí)，再次掃描并顯示出來(lái)。通過(guò)這個(gè)模塊，對(duì)后續(xù)的定時(shí)、顯示模塊提供一個(gè)開端，引導(dǎo) 。主要是對(duì) VHDL的語(yǔ)言設(shè)計(jì)的遺忘，通過(guò)查閱課本以及軟件調(diào)試逐一解決。首先， 感覺(jué)簡(jiǎn)單，以為利用學(xué)過(guò)的課程做應(yīng)該沒(méi)什么問(wèn)題。最后，由于大學(xué)期間接觸電腦的機(jī)會(huì)不是太多，對(duì)基本的 Word文檔的掌握不是很熟練，在對(duì)論文的格式進(jìn)行修改時(shí)花費(fèi)了不少時(shí)間。由于本人能力有限，設(shè)計(jì)還有許多不足之處，還請(qǐng)老師給予指點(diǎn)。 在整個(gè)設(shè)計(jì)過(guò)程中，我身邊的同學(xué)特別是我的舍友，他們?yōu)槲姨峁╇娔X、網(wǎng)絡(luò)，使我查找資料更加方便。 通過(guò)做畢業(yè)設(shè)計(jì)我學(xué)到了很多，無(wú)論是理論知識(shí)還是實(shí)際操作，都讓我受益匪淺。謝謝你們！ 基于 VHDL 的數(shù)字式競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 搶答、計(jì)分和報(bào)警 16 附錄 源代碼 搶答鑒別模塊源代碼 LIBRARY IEEE。 S0,S1,S2,S3 : IN Std_Logic 。 END LOCK 。LED=0000。EVENT AND CLK=39。 )THEN IF ( S3 =39。 AND S1=39。 ) THEN STATES = 0100 。 。039。039。139。 AND S3=39。 AND S0=39。STOP=39。139。039。 LED=0001 。 基于 VHDL 的數(shù)字式競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 搶答、計(jì)分和報(bào)警 17 ELSE STATES=0000 。 END IF 。 USE 。 ARCHITECTURE FOUR OF ALARM IS BEGIN PROCESS(WARN,CLEAR) BEGIN IF CLEAR=39。 ELSIF WARN=39。 ELSE SOUND=39。 END ARCHITECTURE 。 基于 VHDL 的數(shù)字式競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 搶答、計(jì)分和報(bào)警 18 S0,S1,S2,S3: IN STD_LOGIC。 ARCHITECTURE ONE OF FOUL IS BEGIN PROCESS(CLEAR,S0,S1,S2,S3) VARIABLE a : Std_Logic_Vector (3 DOWNTO 0)。 S0 。 WARNS=39。139。 WHEN 0001 =LEDE =0001。 WARNS=39。WARNS=39。 END ONE。 ENTITY SCORE IS PORT(CLK,SUB,ADD,CLR:IN STD_LOGIC。 ARCHITECTURE RTL OF SCORE IS 基于 VHDL 的數(shù)字式競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 搶答、計(jì)分和報(bào)警 19 BEGIN PROCESS( CHOOSE , CLK ,SUB , ADD ,CLR) BEGIN IF(CLR=39。 bb1=0001。 dd1=0001。139。 IF(aa1=1001) THEN aa1=0000。 ELSE aa0=aa0+39。 IF(bb1=1001) THEN bb1=0000。 ELSE bb0 = bb0+39。 IF(cc1=1001) THEN cc1=0000。 ELSE END IF。139。 END IF。) THEN IF(CHOOSE=0001) THEN IF(aa0=0000) THEN IF(aa1=0000) THEN aa0=0000。139。 END IF。 bb1=bb139。139。 ELSE cc0=1001。 ELSE cc0=cc039。 dd1=0000。 END IF。 END IF。 END ARCHITECTURE 。 END IF 。139。 dd1=dd139。 END IF。139。 ELSIF(CHOOSE=01