【正文】 理圖，將理論和實踐結(jié)合起來。課題首先在理論上是可行的，漢明碼是1950年由漢明首先構(gòu)造的，目前漢明碼在中小型計算機中普遍采用，其技術(shù)已經(jīng)成熟。在實際設(shè)計方面，我們可以利用學(xué)校的圖書資料和網(wǎng)上資源，利用EDA開發(fā)軟件Quartus II，使用硬件描述語言Verilog來對漢明碼譯碼器進行設(shè)計，觀察其可行性，并對結(jié)果進行分析。在20世紀90年代初從計算機輔助設(shè)計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）和計算機輔助工程（CAE）的概念發(fā)展而來的。利用EDA工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量的工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出IC版圖或PCB版圖的整個過程都在計算機上自動處理完成。技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門中廣泛使用。本次畢業(yè)設(shè)計實現(xiàn)的核心技術(shù)即為EDA相關(guān)技術(shù)。EDA技術(shù)是現(xiàn)代電子設(shè)計技術(shù)的核心。EDA代表了當今電子設(shè)計技術(shù)的最新發(fā)展方向，它的基本設(shè)計方法是：設(shè)計人員按照“自頂向下”的設(shè)計方法，對整個系統(tǒng)進行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ASIC）實現(xiàn)，然后采用硬件描述語言（HDL）完成系統(tǒng)行為級的設(shè)計，最后通過綜合器和適配器來生成最終的目標器件，這樣的設(shè)計方法被稱為高層次的電子設(shè)計方法[7]。EDA設(shè)計的實現(xiàn)目標：（1）印刷電路板設(shè)計；（2）集成電路（IC或ASIC）設(shè)計；（3）可編程邏輯器件（FPGA/CPLD）設(shè)計；（4）混合電路設(shè)計。這些工具都有較強的功能，一般可用于幾個方面，例如很多軟件都可以進行電路設(shè)計與仿真，同進還可以進行PCB自動布局布線，還可以輸出多種網(wǎng)表文件，與第三方軟件接口。EDA工具大致可以分為以下5個模塊:設(shè)計輸入編輯器；HDL綜合器；仿真器；適配器（或布局布線器）；下載器[7]。 QuartusⅡ的軟件介紹QuartusⅡ是Altera公司提供的FPGA/CPLD集成開發(fā)軟件，Altera是世界上最大的可編程邏輯器件供應(yīng)商之一。在QuartusⅡ上可以完成設(shè)計輸入、布新布局(適配)、HDL綜合、仿真和選擇以及硬件測試等流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方便地進行設(shè)計輸入、處理和器件編程。QuartusⅡ設(shè)計完全支持VHDL、Verilog的設(shè)計流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。同時，QuartusⅡ具備仿真功能，同時支持第三方的仿真工具(如Model Sin)。 用Quartus II軟件進行設(shè)計開發(fā)的流程圖21所示：設(shè)計輸入編譯修改設(shè)計編程下載仿真與定時分析在線測試圖21 Quartus II軟件設(shè)計開發(fā)流程圖其開發(fā)步驟為：（1）設(shè)計輸入：設(shè)計輸入就是設(shè)計者將所設(shè)計的電路或系統(tǒng)以開發(fā)軟件要求的某種形式表達出來，并送入計算機的過程。（2）編譯：先根據(jù)設(shè)計要求設(shè)定編譯方式和編譯策略，如器件的選擇、邏輯綜合方式的選擇等；然后根據(jù)設(shè)定的參數(shù)和策略對設(shè)計項目進行網(wǎng)表提取、邏輯綜合、器件適配，并產(chǎn)生報告文件、延時信息文件及編程文件，供分析、仿真和編程使用。仿真包括功能仿真和時序仿真。（4）編程與驗證：用得到的編程文件通過編程電纜配置PLD，加入實際激勵，進行在線測試。Quartus II軟件的工作環(huán)境如圖22所示：工具按鈕層次結(jié)構(gòu)顯示信息提示窗口工作區(qū)菜單欄圖22 Quartus II管理器窗口圖23 Quartus II工具欄表21 工具欄各按鈕的基本功能l：建立一個新的圖形、文本、波形或是符號文件。l：保存當前文件。l：將選中的內(nèi)容剪切到剪貼板。l：粘貼剪貼板的內(nèi)容到當前文件中。l：單擊此按鈕后再單擊窗口的任何部位，將顯示相關(guān)幫助文檔。l：打開平面圖編輯器或?qū)⑵鋷е燎芭_。l：打開仿真器窗口或?qū)⑵鋷е燎芭_。l：打開編程器窗口或?qū)⑵鋷е燎芭_。l：將工程名設(shè)置為和當前文件名一樣。l：保存所有打開的編譯器輸入文件，并檢查當前工程的語法和其他基本錯誤。l：保存工程內(nèi)所有打開的仿真器輸入文件，并啟動仿真器。該軟件具有開放性、與結(jié)構(gòu)無關(guān)、多平臺、完全集成化、豐富的設(shè)計庫、模塊化工具等特點，支持原理圖、VHDL、Verilog HDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)部嵌有綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。支持MAX II CPLD系列、Cyclone系列、Cyclone II、Stratix II系列、Stratix GX系列等。此外，Quartus II 通過和DSP Builder工具與Matlab和Simulink相結(jié)合，可以方便地實現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺。Quartus平臺與Cadence、Exemplar Logic、Mentor Graphics、Synopsys和Synplicity等EDA供應(yīng)商的開發(fā)工具相兼容。Quartus它是可編程片上系統(tǒng)(SOPC)設(shè)計的綜合性環(huán)境，擁有FPGA與其它EDA軟件相比較Quartus II軟件的特點主要包括:可利用原理圖、結(jié)構(gòu)框圖、Verilog(2)Logic Lock增量設(shè)計方法，使用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊。(4)(5)定時和時序分析與關(guān)鍵路徑延時分析。使用Signal Tap II邏輯分析工具進行嵌入式的邏輯分析。(8)使用組合編譯方式可一次完成整體設(shè)計流程。(10)自動定位編譯的錯誤。(11)高效的編程與驗證工具。(12)可讀入標準的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。(13)能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。II設(shè)計軟件經(jīng)常使用VerilogHDL和VHDL也是目前世界上最流行的兩種硬件描述語言（HDL：HardwareLanguage），均為IEEE標準，被廣泛地應(yīng)用于基于可編程邏輯器件的項目開發(fā)。DesignVerilog HDL是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首創(chuàng)的，最初只是設(shè)計了一個仿真與驗證工具，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時序分析工具。1989年CADENCE公司收購了GDA公司，使得Verilog HDL成為了該公司的獨家專利。Verilog HDL在語言描述風格上傳承了上一代硬件描述語言的解釋風格，所以描述的器件在編譯和綜合時適應(yīng)能力強，系統(tǒng)可以自動優(yōu)化。Verilog HDL在模型上注重結(jié)構(gòu)和數(shù)據(jù)的解釋，所以得到EDA生產(chǎn)廠商的喜愛，Verilog HDL成為了一種開放的商業(yè)EDA語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計電路的Verilog HDL模型。這些抽象的級別和它們對應(yīng)的模型類型共有以下五種：（1）系統(tǒng)級(system):用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計模塊的外部性能的模型。 （3）RTL級(Register Transfer Level):描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型。 （5）開關(guān)級(switchlevel):描述器件中三極管和儲存節(jié)點以及它們之間連接的模型。HDL常用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯示進行時序建模[14]。Verilog語言具有下述描述能力：設(shè)計的行為特性、設(shè)計的數(shù)據(jù)流特性、設(shè)計的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計驗證方面的時延和波形產(chǎn)生機制。此外，VerilogHDL語言不僅定義了語法，而且對每個語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。語言從C編程語言中繼承了多種操作符和結(jié)構(gòu)。HDL提供了擴展的建模能力，其中許多擴展最初很難理解。HDL語言的核心子集非常易于學(xué)習和使用，這對大多數(shù)建模應(yīng)用來說已經(jīng)足夠了。Verilog HDL的主要特點和功能有以下幾點：（1） 描述基本邏輯門，如and、or等基本邏輯門都內(nèi)置在語言中，可以直接調(diào)用。（3） 允許用戶定義基元（UDP），這種方式靈活有效，用戶定義的基元既可以是組合邏輯也可以是時序邏輯。線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲元件。（6） 設(shè)計的規(guī)?？梢允侨我獾?，語言不對設(shè)計的規(guī)模（大小）施加任何限制。PLI是允許外部函數(shù)訪問Verilog HDL模塊內(nèi)信息，允許設(shè)計者與模擬器交互的例程集合。（9） 能夠使用內(nèi)置開關(guān)級原語，在開關(guān)級對設(shè)計進行完整建模。（11） Verilog HDL不僅能夠在RTL上進行設(shè)計描述，而且能夠在體系結(jié)構(gòu)級和算法級的行為上進行設(shè)計描述。（13） Verilog HDL具有混合方式建模的能力，即設(shè)計中每個模塊均可以在不同設(shè)計層次上建模。（15） 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 （17） 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)，并且提供了條件、ifelse、case、循環(huán)程序結(jié)構(gòu)。這是因為C語言在Verilog設(shè)計之初，已經(jīng)在許多領(lǐng)域中得到廣泛應(yīng)用，C語言的許多語言要素已經(jīng)被許多人所習慣。不過，Verilog與C語言還是存在許多差別?？偟膩碚f，具備C語言的設(shè)計人員將能夠很快掌握 [7]。一個模塊是由兩部分組成：一部分描述接口信息，另一部分描述邏輯功能，即定義輸入是如何影響輸出的。HDL程序可以總結(jié)出以下特征[14]:(1) Verilog每個模塊的內(nèi)容都是嵌在module這兩個語句之間的，每個模塊實現(xiàn)特定的功能，模塊是可以進行層次嵌套的。(3) Verilog(4) 除了endmodule語句外，每個語句的最后必須要加分號。/ / …由此我們可以得出VerilogHDL程序是由模塊構(gòu)成的。HDL結(jié)構(gòu)完全嵌在module和endmodule聲明語句之間，每個模塊實現(xiàn)特定的功能，模塊是可以進行層次嵌套的。在編寫Verilog在程序運行過程中,其值不能被改變的量稱為常量。采用標識符來代表一個常量，這樣可提高程序的可讀性和可維護性。變量是在程序運行過程中其值是可以改變的量，在Verilog HDL中變量的數(shù)據(jù)類型有很多種，我們這里主要介紹三種：wire型變量、reg型變量和memory型變量。wire型的變量不能儲存值，而且它必須受到驅(qū)動器或連續(xù)賦值語句assign 的驅(qū)動。wire型數(shù)據(jù)常用來表示以assign關(guān)鍵字指定的組合邏輯信號。wire型信號可以用作任何方程式的輸入，也可以用作“assign”語句或?qū)嵗妮敵觥＜拇嫫魇菙?shù)據(jù)儲存單元的抽象。reg型數(shù)據(jù)常用來表示always模塊內(nèi)的指定信號，常代表觸發(fā)器。memory型是通過擴展reg型數(shù)據(jù)的地址范圍來生成的。數(shù)組中的每一個單元通過一個數(shù)組索引進行尋址。其次，在編寫Verilog有算術(shù)運算符（+，?，%等），位運算符（amp。amp。在程序編寫的公式中如果用到多個運算符，這時就需要按照每種運算符的優(yōu)先級順序來進行運算。其中邏輯非運算符的優(yōu)先級最高，邏輯或運算符的優(yōu)先級最低。^ ^ ~|amp。HDL程序是還需要各種的語句。還有一種是阻塞賦值（blocking）（如b=a），同一block內(nèi)，后一語句的執(zhí)行必須等到前一語句執(zhí)行完才能執(zhí)行，賦值語句執(zhí)行完后，塊才結(jié)束，b的值在賦值語句執(zhí)行完后立刻就改變。if語句的表達式一般是邏輯表達式或關(guān)系表達式。case語句是一種多分支語句，可直接處理多分支選擇。forever語句是可以連續(xù)執(zhí)行的循環(huán)語句；repeat語句是可以連續(xù)執(zhí)行一條語句n次；while語句是執(zhí)行一條語句直到某個條件不滿足。（4）結(jié)構(gòu)說明語句常用的有四種。 Verilog的語言優(yōu)勢Verilog HDL推出已經(jīng)有20年了，擁有廣泛的設(shè)計群體，成熟的資源也比其他語言豐富。而其他語言設(shè)計相對要難一點，像VHDL語言，它不是很直觀，需要有Ada編程基礎(chǔ)，至少需要半年以上的專業(yè)培訓(xùn)才能掌握。通過Verilog HDL和VHDL比較來看出Verilog語言的優(yōu)勢。一般認為Verilog在系統(tǒng)級抽象方面要比VHDL略差一些，但在門級開關(guān)電路描述方面要強的多。在中國很多集成電路設(shè)計公司都采用Verilog，但VHDL也有一定的市場。邏輯綜合工具可以將設(shè)計自動轉(zhuǎn)換成任意一種制造工藝版圖。這種設(shè)計使得工程師在功能設(shè)計、邏輯驗證階段，可以不必過多得考慮門級及工藝實現(xiàn)的具體細節(jié)，只需要利用系統(tǒng)設(shè)計時對芯片的要求，施加不同的約束條件即可?？梢院苋菀椎膶TL級描述進行優(yōu)化和修改，這樣可以在初期發(fā)現(xiàn)和排除絕大多數(shù)的設(shè)計錯誤，大大降低了在設(shè)計后期的門級網(wǎng)表和版圖上出錯的可能性，避免設(shè)計過程的反復(fù)，縮短了設(shè)計周期。與門級電路圖相比，能夠?qū)﹄娐愤M行更加簡明扼要的描述。對于復(fù)雜的設(shè)計，如果用門級原理圖來表達，幾乎是無法理解的?？梢栽诓煌橄髮哟紊蠈﹄娐愤M行描述。 3 FPGA的簡介 FPGA的發(fā)展歷程FPGA并非是近幾年來才有的，F(xiàn)PGA一詞于1984年就已經(jīng)出現(xiàn)，至今已經(jīng)超過20年以上的時間，不過過去十多年內(nèi)FPGA都未受到太多的重視，原因是FPGA的功耗用電、電路密度、頻率效能、電路成本等都不如ASIC，而在這十多年內(nèi)，F(xiàn)PGA多半只用在一些特殊的領(lǐng)域，例如芯片業(yè)者針對新產(chǎn)品測試市場反應(yīng)，即便初期產(chǎn)品未能達到量產(chǎn)規(guī)模，也能先以FPGA制成產(chǎn)品進行測試。不過如前所述的，在愈來愈多芯片無法用開設(shè)掩膜的模式生產(chǎn)后，這些芯片又想上市，就只好以FPGA模式來生產(chǎn)。 正因如此，近年來FPGA不斷搶食ASIC市場，迫使ASIC