基于fpga的數(shù)據(jù)采集系統(tǒng)電路設(shè)計(jì)_畢業(yè)設(shè)計(jì)論文(完整版)
【正文】 ： DAC 寄存器選通輸入線，負(fù)脈沖（脈寬應(yīng)大于 500ns）有效 。一個(gè)按鍵控制 CLR，另一個(gè)按鍵控制 WREN。 WREN 是寫時(shí)能，高電平有效。 結(jié)論 本設(shè)計(jì)從可編程邏輯 器件（ FPGA）著手，用 VHDL語言，結(jié)合 ADC080 DAC083TL082 等芯片實(shí)現(xiàn)了數(shù)據(jù)采集與輸出。同時(shí)也感謝同組的同學(xué) 以及我們專業(yè)其他同學(xué) ，此次設(shè)計(jì)的順利完成少不了你們的毫無保留幫助和傾盡全力的支持，在此我衷心感謝你們。 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設(shè)計(jì) 20 end entity。 if temp1=24 then clk1=not clk1。 then temp2=temp2+1。 end behave。 轉(zhuǎn)換開始信號(hào) OE : OUT STD_LOGIC。 SIGNAL LOCK : STD_LOGIC。 LOCK0 = LOCK 。039。OE=39。039。 轉(zhuǎn)換未結(jié)束，繼續(xù)等待 WHEN st3= ALE=39。 next_state = st4。139。) THEN current_state=next_state。 END PROCESS LATCH1 。 DOUT : OUT STD_LOGIC_VECTOR(8 DOWNTO 0)。 PROCESS(CLK0,CLR,CQI) BEGIN IF CLR = 39。 END PROCESS。 ENTITY ram8 IS PORT ( address : IN STD_LOGIC_VECTOR (8 DOWNTO 0)。 COMPONENT lpm_ram_dq GENERIC ( intended_device_family : STRING。 inclock : IN STD_LOGIC 。 。 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設(shè)計(jì) 23 data : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 lpm_indata : STRING。 inclock : IN STD_LOGIC 。 CLKOUT = CLK0。 THEN CQI = 000000000。 END CNT10B。 CNT10B 的 VHDL 源程序： LIBRARY IEEE。 END PROCESS REG 。 WHEN OTHERS = next_state = st0。039。START=39。039。 next_state = st2。 0809初始化 WHEN st1=ALE=39。039。039。 信號(hào)通道最低位控制信號(hào) LOCK0 : OUT STD_LOGIC。 USE 。temp2=0。 end if。 signal temp1: integer range 0 to 49。 參考文獻(xiàn) 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設(shè)計(jì) 17 英文翻譯 Digital acquisition system circuit based on FPGA Physics and information engineering college Electronic information science and technology major 070303029 Borui Li faculty adviser Yongxi Zeng lecturer 【 Abstract】 : This paper introduces the working principle and design process of the data acquisition system circuit based on FPGA. According to the principle of data collection technology, Altera pany in EP2C8Q208C8N chip in for the core device, collect data by the ADC0809 output data by the DAC0832, through the VHDL language programming plete simple oscilloscope software design, pilation, debugging, simulation and download and peripheral hardware circuit, and bining the final design debugging, data acquisition system circuit in Quartus II platform. 【 key words】 : FPGA； Quartus II； VHDL； data acquisition 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設(shè)計(jì) 18 附錄一 線性電源、 FPGA 外圍電路和 FPGA 最小系統(tǒng)連接口 PCB 線性電源 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設(shè)計(jì) 19 FPGA 外圍電路和 FPGA 最小系統(tǒng)連接口 附錄二 系統(tǒng)各模塊 VHDL 程序 時(shí)鐘控制 的 VHDL 源程序： library ieee。 其放大電路和濾波電路用的芯片是 TL082，其放大倍數(shù)合適，低通濾波性能較好，輸出波形較為平滑。 時(shí)鐘控制原理圖如圖 所示： 圖 時(shí)鐘控制 系統(tǒng)頂層設(shè)計(jì) 系統(tǒng)頂層原理框圖如圖 ，圖中 D為 8 位數(shù)據(jù)輸入， CLK 為系統(tǒng)時(shí)鐘輸入信號(hào)頻率，由系統(tǒng)時(shí)鐘信號(hào)輸入電路控制。系統(tǒng) PCB圖見附錄一。 VCC：電源輸入端，范圍為 +5V～ +15V。 VREF：基準(zhǔn)電壓輸入線，范圍為 10V～ +10V。 1LSB。當(dāng)OE=1 時(shí)，輸出轉(zhuǎn)換得來的數(shù)據(jù)；否則，輸出數(shù)據(jù)線呈高阻態(tài)。 VREF（＋）：參考電壓正端。 ADC0809 的主要特性：分辨率為 8 位 ,具有轉(zhuǎn)換啟?？刂贫?,單個(gè) +5V 電源供電 ,模擬輸入電壓范圍 0~+5V，不需要零點(diǎn)和滿刻度校準(zhǔn) ,系統(tǒng)中由可調(diào)電位 器提供 ,工作溫度范圍為 40~+85 攝氏度 ,低功耗，
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