【正文】 析儀 SignalTap II 對系統(tǒng)進行硬件仿真 [3]。 當文件下載完成后，核心板已可以實現(xiàn)調(diào)試 電路的功能。該仿真波形表明所設計的異步 FIFO硬件電路的復位鍵能控制系統(tǒng)的全局操作，復位功能達到了預期的設計要求。對于圖 514，將 1 號撥碼開關(guān)置 1， 2 號撥碼開關(guān)置 1，即讀寫使能均置位，復位鍵不按下。圖 514 和圖 515 的硬件仿真波形表明所設計的異步 FIFO 硬件電路的整體功能達到了預期的設計要求。針對異步 FIFO 電路，本次設計主要進行了以下幾部分的研究： （ 1）通過前期對相關(guān)資料的搜集整理和學習，確定了異步 FIFO 電路的設計方案，并根據(jù)自己對異步 FIFO 基本原理的理解，歸納出系統(tǒng)的設計模塊和預期能實現(xiàn)的功能，之后再根據(jù)預期設計要求對設計電路進行了仿真測試。從畢業(yè)設計開始之初，秦老師就給我們分析了課題思想并給我們分發(fā)了所需要的器材和相關(guān)芯片資料，而且還結(jié)合實際給我 們擬定了畢業(yè)設計的計劃進度安排，這在畢業(yè)設計指導教師中是絕無僅有的，我對此感到十分榮幸。 use 。039。 variable temp_g : std_logic_vector(4 downto 0)。 exit。 use 。 end if。 end。 end process。 end。 use 。039。 6. 8 bit 偽隨機數(shù)據(jù)隊列產(chǎn)生模塊的 VHDL 設計程序 library ieee。 rd_addr : in std_logic_vector(4 downto 0)。139。 4. 讀空狀態(tài)判定的 VHDL 設計程序 library ieee。 variable temp_n : std_logic_vector(4 downto 0)。 end。 江蘇科技大學本科畢業(yè)設計（論文） 38 addr_in : in std_logic_vector(4 downto 0)。 end loop。 normal(4) := temp_g(4)。 else new_g = reg_g。 en : in std_logic。 然后我要感謝和我一起做畢業(yè)設計的同學，在畢業(yè)設計過程中，大家相互討論，取長補短，不僅使我學到了知識，解決了問題，而且還增加了友情和輕松愉快的學習氛圍。本課題創(chuàng)造性的使用另一塊核心板設計了一個調(diào)試電路，能對設計的實物電路進行硬件仿真測試，增強了設計的嚴謹性和準確性。該異步 FIFO 電路可以實現(xiàn)任意兩個異步讀寫時鐘輸入，通過外部讀寫使能控制系統(tǒng)內(nèi)部讀寫操作，并能快速準確的判定 FIFO 存儲器的空滿狀態(tài)，實現(xiàn)寬度為 8 bit 的數(shù)據(jù)隊列在兩個獨立的異步時鐘域之間進行先進先出的數(shù)據(jù)傳輸。這表明系統(tǒng)能同時進行讀寫操作，但由于讀操作速度快于寫操作，所以異步 FIFO 只會處于讀空狀態(tài)，而不會進入寫滿狀態(tài)。從圖中可以看出，將 1號撥碼開關(guān)置 1， 2 號撥碼開關(guān)置 0，即寫使能置位 ，讀使能復位，經(jīng)過一段時間后，數(shù)據(jù)始終無輸出，讀空標志始終為 0，寫滿標志始終為 1，這表明異步 FIFO電路始終處于寫滿狀態(tài)。 圖 59 調(diào)試電路硬件仿真波形 異步 FIFO 電路硬件仿真 由上一小節(jié)設計的調(diào)試電路的時序仿真和硬件仿真結(jié)果可以看出，調(diào)試電路能產(chǎn)生兩個異步時鐘信號和深度為 8 bit 的數(shù)據(jù)隊列，完全達到了設計要求，能對該異步 FIFO 硬件電路的功能進行測試。 圖 58 SignalTap II 編輯窗口 點擊 Instance 欄里面的 auto_signaltap_0，將其更名為 check2，此名與所建工程名相同。 江蘇科技大學本科畢業(yè)設計（論文） 26 圖 55 調(diào)試電路 利用 Quartus II 軟件的波形編輯器對該調(diào)試電路進行時序仿真，其仿真波形如圖 56 所示。該異步 FIFO 電路能實現(xiàn)任意兩江蘇科技大學本科畢業(yè)設計（論文） 25 個異步讀寫時鐘輸入，并在讀寫使能開關(guān)的控制下，能實現(xiàn)寬度為 8 bit 的輸入數(shù)據(jù)隊列在兩個異步時鐘域之間進行先進先出的數(shù)據(jù)傳輸。但在此之前，仍需對設計的異步 FIFO 電路進行相應的引腳分配，使系統(tǒng)下載入核心板后能按照設計要求正常工作，外設電路板也需根據(jù)引腳分配情況，將相應功能區(qū)域引腳接入核心板。圖 45 和圖 46 的仿真波形表明所設計的異步 FIFO 電路的整體功能達到了預期的設 計要求。該仿真波形表明讀使能端控制系統(tǒng)只進行讀操作讀取數(shù)據(jù)，由于不進行寫操作，雙端口RAM 存儲器存儲單元會始終處于讀空狀態(tài)，這表明所設計的異步 FIFO 電路的讀操作功能達到了預期的設計要求。 復位功能軟件仿真與測試 對于復位功能的時序仿真測試波形如圖 42 所示。存儲方式選擇 bit 方式，即“ As a number of bits”。這種情況從存儲器的角度來看，存儲器的存儲空間好像變小，然而這種情況是毫無壞處的，能很好的避免錯誤的發(fā)生，因為當 FIFO 真的讀空或?qū)憹M了，而不去阻止讀操作或?qū)懖僮鞯倪M行將會出現(xiàn)多讀或溢出的錯誤，影響異步 FIFO的性能 [2]。當讀寫指針的狀態(tài)標志位和地址位完全相同時，表明執(zhí)行了相同次數(shù)的讀寫操作，此時異步 FIFO處于讀空狀態(tài)；當讀寫指針的狀態(tài)標志位不同，而地址位完全相同時，表明寫操作比讀操作多進行了一次循環(huán)，此時異步 FIFO 處于寫滿狀態(tài)。為了避免這種情況發(fā)生，異步 FIFO 系統(tǒng)對存儲器設置了讀空和寫滿兩個狀態(tài)標志。 程序編譯成功后生成的格雷碼∕自然碼轉(zhuǎn)換模塊如圖 35 所示，利用 Quartus II 軟件的波形編輯器對該模塊進行時序仿真，其仿真波形如圖 36 所示。 圖 31 格雷碼計數(shù)器模塊 圖 32 5 bit 格雷碼計數(shù)器仿真波形 同步模塊 為了降低亞穩(wěn)態(tài)發(fā)生的概率，本課題使用前章所介紹 D 觸發(fā)器二級同步將異步信號同步化。 驗證寫操作功能 系統(tǒng)復位后，將寫使能置位，讀使能復位，則系統(tǒng)只能進行寫操作寫入數(shù)據(jù)，所以經(jīng)過一段時間后由于雙端口 RAM 存儲器存儲單元被寫滿，異步 FIFO 應該始終處于寫滿狀態(tài)，數(shù)據(jù)輸出始終不變。雖然亞穩(wěn)態(tài)沒法避免，但可以通過下面兩種方法降低亞 穩(wěn)態(tài)發(fā)生的概率 [12]： （ 1） 對讀寫地址使用格雷碼計數(shù)器。在寫時鐘域，寫地址產(chǎn)生邏輯產(chǎn)生寫地址和寫控制信號，在讀時鐘域，讀地址產(chǎn)生邏輯產(chǎn)生讀地址和讀控制信號。 最后結(jié)論對本次畢業(yè)設計進行了歸納和綜合，概括了所取得的成果和存在的不足，以及對進一步開展研究的見解與建議。 存在問題 國內(nèi)外設計 FIFO時，通常使用兩種方法，一是利用可編程邏輯器件來構(gòu)造FIFO(如 Xilinx公司 )，二是利用 Verilog、 VHDL等硬件描述語言來對 FIFO的功能結(jié)構(gòu)進行描述 [6]。由于采用 RAM 結(jié)構(gòu)，數(shù)據(jù)從寫入到讀出的延遲時間將大大縮短。如何在異步時鐘間進行數(shù)據(jù)傳輸成為了電路設計中的一個重要問題。 關(guān)鍵詞： 異步 FIFO；同步化；亞穩(wěn)態(tài)；仿真測試 江蘇科技大學本科畢業(yè)設計（論文） II Abstract In modern IC chips, with the continuous expansion of the scale of design, a system always contains several clocks. How to transmit data between the asynchronous clocks bee a very important FIFO (First In First Out) is a firstin, firstout circuit, it can transmit data between two diffent clock systems fastly and accurately, it is also a simple and effective solution to solve the problem of asynchronous clock data transfer. The asynchronous FIFO has a very wide range of applications in work interface, data acquisition and image because of the aspect of a late start, some domestic research institutes and manufacturers which research the FIFO circuit also can not meet the needs of the market and the military. In the asynchronous circuit, because of that the clock cycle and phase is pletely independent, and the presence of metastability problems, the loss rate of data transmission is not zero. How to implement asynchronous signal synchronization, reduce the probability of metastability and judge the state of the FIFO storage correctly bee a difficult problem while designing the asynchronous FIFO circuit. This paper introduces a method of asynchronous FIFO circuit design based on FPGA. This topic selects Quartus II software, the Cyclone II family EP2C5T144C8N chip, based on the use of VHDL hardware description language for logical descriptions, using the method of bining hierarchical, description language and graphical input ,This topic designs a highspeed, highly reliable asynchronous FIFO circuit as the RAM depth is 128 bit and the data width is 8 bit, and tests the circuit function with timing and software simulation. Keywords:Asynchronous FIFO。異步 FIFO（ First In First Out）是一種先進先出電路，可以在兩個不同的時鐘系統(tǒng)間進行快速準確的數(shù)據(jù)傳輸，是解決異步時鐘數(shù)據(jù)傳輸問題的簡單有 效的方案。 simulation testing 江蘇科技大學本科畢業(yè)設計（論文） III 目 錄 第一章 緒論 ...................................................... 1 FPGA 簡介 ..................................................... 1 異步 FIFO 簡介 ................................................. 1 國內(nèi)外研究現(xiàn)狀及存在的問題 .................................... 1 研究現(xiàn)狀 .................................................. 1 存在問題 .................................................. 2 本課題主要研究內(nèi)容 ............................................ 3 第二章 異步 FIFO 設計要求及基本原理 ........................ 4 設計要求 ...................................................... 4 異步 FIFO 基本原理 ............................................. 5 異步 FIFO 設計難點 ............................................. 5 系統(tǒng)設計方案 .................................................. 6 異步 FIFO 驗證方案 ............................................. 7 驗證復位功能 ........................