【正文】 描述語(yǔ)言設(shè)計(jì) CPLD/FPGA 成為一種趨勢(shì)。 本設(shè)計(jì)中要用到開(kāi)發(fā)軟件 MaxplusII 和仿真軟件 Modelsim。 (3)功能仿真功能仿真沒(méi)有器件內(nèi)部邏輯單元和連線的實(shí)際延時(shí)信息，只是初步驗(yàn)證系統(tǒng)的邏輯功能?；蛘咴谒?guī)定的面積下，使設(shè)計(jì)的時(shí)序余量更大，頻率跑得更高。 CLB 陣列實(shí)現(xiàn)用戶指定的邏輯功能，它們以陣列的形式分布在 FPGA 中； IOB 為內(nèi)部邏輯與器件封裝引腳之間提供了可編程接口，它通常排列在芯片四周；可編程互連資源分布在 CLB 的空隙，互連資源可以編程配置在模塊之間傳遞的信號(hào)網(wǎng)絡(luò)，用于實(shí)現(xiàn)各個(gè) CLB 之間、 CLB 與 IOB之間以及全局信號(hào)與 CLB 和 IOB 之間的連接。因此，在進(jìn)入 20 世紀(jì)90 年代以后， FPGA 已成為半體集成電路中銷售量增長(zhǎng)最快的部分，它的前景也必將十分廣闊 ]4,3[ 。 本論文就是在這樣一個(gè)背景下提出一種基于 FPGA 的 32 點(diǎn)基 2FFT 算法的具體實(shí)現(xiàn)方法。當(dāng)通用的 DSP 無(wú)法達(dá)到速度要求時(shí)，唯一的選擇是增加處理器的數(shù)目，或 者 采用定制門(mén)陣列產(chǎn)品。硬件實(shí)現(xiàn) FFT 的方式主要有三種：通用數(shù)字信號(hào)處理 器 (DSP)、專用的 FFT 芯片 (ASIC)、可編程邏輯器件 (以 FPGA 為代表 )。 34 總結(jié) 20 引腳說(shuō)明 2 開(kāi)發(fā)流程和開(kāi)發(fā)軟件簡(jiǎn)介 2 FPGA 的簡(jiǎn)介 use Modelsim before and after the pletion of the FFT module simulation。 FFT 運(yùn)算結(jié)構(gòu)相對(duì)比較簡(jiǎn)單和固定，適于用 FPGA 進(jìn)行硬件實(shí)現(xiàn)，并且能兼顧速度及靈活性。 本文介紹了一種通用的可以在FPGA 上實(shí)現(xiàn) 32 點(diǎn) FFT 變換的方法。 prepared using Matlab and Matlab simulation results for the parison function in the FFT result of the procedures to verify the correctness of the simulation results. Experimental results show that the design is pleted the system can ensure the realization of the plexity of puting precision and the same time, practical pletion of the overall design requirements. Key words： FPGA； FFT； IPcore。9 IP 的打包提交 9 IP 集 成 12 基 2 FFT 算法基本原理 35 第 1 頁(yè) 共 38 頁(yè) 引言 在數(shù)字化高速發(fā)展的今天，對(duì)數(shù)字信號(hào)處理高速實(shí)時(shí)的要求也不斷提高。采用 DSP 方案通過(guò)軟件編程來(lái)實(shí)現(xiàn) 運(yùn)算， 雖然靈活性強(qiáng)，但是受到 DSP 本身性能及程序指令順序執(zhí)行的限制難以實(shí)現(xiàn)高速、大規(guī)模的 FFT 運(yùn)算，同時(shí)也存在速度和精度之間的矛盾：若采用定點(diǎn)運(yùn)算，舍入誤差會(huì)降低最終處理結(jié)果的精度；若采用浮點(diǎn)運(yùn)算，可以消除動(dòng)態(tài)范圍局限的問(wèn)題，但由于實(shí)現(xiàn)結(jié)構(gòu)復(fù)雜使處理速度難以達(dá)到要求，而且系統(tǒng)造價(jià)較高?，F(xiàn)在，隨著微電子技術(shù)的發(fā)展，采用現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA)進(jìn)行數(shù)字信號(hào)處理發(fā)展 迅猛 。旨在設(shè)計(jì)出用 FPGA 實(shí)現(xiàn)的、具有高速特點(diǎn)的、可實(shí)現(xiàn)定點(diǎn) FFT 運(yùn)算的 IP 核，從而滿足系統(tǒng)要求。 FPGA 的基本結(jié)構(gòu)和設(shè)計(jì)原則 1985 年， Xilinx 公司推出了世界上第一款 FPGA，后來(lái)雖然生產(chǎn)廠家和產(chǎn)品 種類眾多，但它們的基本組成大致相同。 FPGA 利用可編程查找表實(shí)現(xiàn)邏輯塊；程序控制多路復(fù)用器實(shí)現(xiàn)其功能選擇。這兩種目標(biāo)充分體現(xiàn)了面積和速度的平衡的思想，它們是和產(chǎn)品的質(zhì)量和成本直接相關(guān)的。 (4)設(shè)計(jì)處理實(shí)現(xiàn)包括優(yōu)化、綜合、布局布線、時(shí)間參數(shù)提取，同時(shí)產(chǎn)生各種報(bào)告和文件。 MaxplusII 是 Altera公司推出的第三代 PLD 開(kāi)發(fā)系統(tǒng) (Altera 第四代 PLD 開(kāi)發(fā)系統(tǒng)為 Quartus，主要用于設(shè) 第 5 頁(yè) 共 38 頁(yè) 計(jì) 6 萬(wàn) ~100 萬(wàn)門(mén)的大規(guī)模 CPLD/FPGA)。目前最主要的硬件描述語(yǔ)言是 VHDL 和 Verilog HDL。在一次努力增加語(yǔ)言普及性的活動(dòng)中， Verilog HDL 語(yǔ)言于 1990 年被推向公眾領(lǐng)域。 Verilog HDL 語(yǔ)言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè) 計(jì)的數(shù)據(jù)流特性、設(shè)計(jì) 第 6 頁(yè) 共 38 頁(yè) 的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。因此，不得不設(shè)計(jì)專用的高速硬線邏輯來(lái)完成這樣的運(yùn)算。采用 Verilog HDL 設(shè)計(jì)電路的最大優(yōu)點(diǎn)其實(shí)就是它的與工藝無(wú)關(guān)性，這就使得工程師在功能設(shè)計(jì)、邏輯驗(yàn)證階段不必過(guò)多考慮門(mén)級(jí)及工藝實(shí)現(xiàn)的細(xì)節(jié)，只要利用系統(tǒng)設(shè)計(jì)時(shí)對(duì)芯片的要求，施加不同的約束條件，即可設(shè)計(jì)出實(shí)際的電路，大大減輕了工程師的勞動(dòng)強(qiáng)度。 2 IP 核的制作 IP 的基本特征 IP 的本質(zhì)特征是可重用性，其通常必然滿足以下基本特征：一是通用性好，二是正確性有 100％的保證，三是可移植性好。確定規(guī)格的過(guò)程一 般又包括行為建模進(jìn)行功能論證，可行性分析就性能和成本進(jìn)行折中等活動(dòng)。綜合過(guò)程包括編寫(xiě)綜合的批處理文件，在不同的參考庫(kù)上綜合，針對(duì)在制造上的可測(cè)試性插入掃描鏈、 ATPG，并進(jìn)行最終的性能分析和功耗分析等。驗(yàn)證工程師應(yīng)該注意在驗(yàn)證過(guò)程中找到一個(gè)錯(cuò)誤，或加入一個(gè)新的功能時(shí)，要把它們對(duì)應(yīng)的測(cè)試用例及時(shí)加入到我們的回歸測(cè)試集中。四是定義好 IP 模塊的面積和功耗等物理特性。 IP 模塊接口只要遵從 VCI 規(guī)范標(biāo)準(zhǔn)，就能用一個(gè)接口設(shè)計(jì)而適應(yīng)多個(gè)不同的片上總線。對(duì)每一個(gè)組件，都應(yīng)該有關(guān)鍵特征的描述。 IP 模塊本身的缺陷給 IP 集成帶來(lái)的一系列問(wèn)題有： IP 模塊的接口不 能夠和系統(tǒng)芯片（ SoC）定義的片上總線很好地匹配， IP 模塊提供的驗(yàn)證模型如 BFM 等很難集成到 SoC 的驗(yàn)證環(huán)境， IP 模塊提供的技術(shù)文檔不完善， IP 模塊提供的技術(shù)支持不充分、不及時(shí)等。一個(gè)常用的設(shè)計(jì)技巧就是在數(shù)據(jù)傳送的接口建立申請(qǐng)和應(yīng)答機(jī)制。片上總線技術(shù)包括兩個(gè)方面，一是選用國(guó)際上公開(kāi)通用的總線結(jié)構(gòu)，二是根據(jù)特定領(lǐng)域開(kāi)發(fā)的需要自主開(kāi)發(fā)片上總線。目前業(yè)界比較具有影響力的評(píng)測(cè)標(biāo)準(zhǔn)是由 Synopsys和 Mentor聯(lián)合開(kāi)發(fā)推行的、基于 RMM的 OpenMORE評(píng)測(cè)標(biāo)準(zhǔn)。如：使用手冊(cè)的內(nèi)容是否詳盡完備、是否提供完整的設(shè)計(jì)和驗(yàn)證環(huán)境，是否有成功集成的先例，接口定義標(biāo)準(zhǔn)的遵從程度、未來(lái) 發(fā)展升級(jí)的可能性、獲取 IP 授權(quán)的效率以及合作廠商的可信賴程度等。從上面的說(shuō)明中可以看出， N 點(diǎn) DFT 的乘法和加法運(yùn)算次數(shù)均與 2N 成正比。此外，旋轉(zhuǎn)因子 mWN具有明顯的周期性和對(duì)稱性。 設(shè)序列 x(n)的長(zhǎng)度為 N，并且有以下的條件成立 2MN? ,M為自然數(shù) (34) 第 13 頁(yè) 共 38 頁(yè) x1(r)和 x2(r)是 x(n)按 n 的奇偶性分解成的兩個(gè) N/2 點(diǎn)的子序列，如下式所示 1( ) (2 )x r x r? ， 0,1, 12Nr? ??? ? (35) 2 ( ) (2 1)x r x r??， 0,1, 12Nr? ??? ? (36) 那么 x(n)的 DFT 為 ( ) ( ) ( )k n k nNNnnX k x n W x n W?????? / 2 1 / 2 12 ( 2 1 )00( 2 ) ( 2 1 )NNk r k rNNrrx r W x r W?? ?? ? ??? / 2 1 / 2 1 21200( ) ( )NNk k rNNrrx r W x r W?????? (37) 由于 22 2222 /2j k rNj k rk r k rNNNW e e W?? ??? ? ? (38) 所以 / 2 1 / 2 11 / 2 2 / 2 1 200( ) ( ) ( ) ( ) + W ( )NN k r k k r kN N N NrrX k x r W W x r W X k X k??? ? ??? (39) k =0,1,?,N 1 其中 X1(k)和 X2(k)分別為 x1(r)和 x2(r)的 N/2 點(diǎn) DFT，即 / 2 11 1 / 2 10( ) ( ) [ ( ) ]N krNrX k x r W D F T x r????? (310) / 2 12 2 / 2 20( ) ( ) [ ( ) ]N krNrX k x r W D F T x r????? (311) 又由于 X1(k)和 X2(k)都是以 N/2 為周期，且 2Nk kNNWW? ?? (312) 所以 X(k)又可以表示為如下所示的表達(dá)式 12( ) ( ) ( )kNX k X k W X k?? 0,1 12Nk ? ??? ? (313) 12( ) ( ) ( )2 kNNX k X k W X k? ? ? 0,1 12Nk ? ??? ? (314) 這樣一個(gè) N點(diǎn)的 DFT就被拆分成為了兩個(gè) N/2 點(diǎn)的 DFT。由前面的說(shuō)明可以知道，計(jì)算一個(gè) N/2 點(diǎn) DFT 需要 2( /2)N 次復(fù)數(shù)乘法和 N/2(N/21)次復(fù)數(shù)加法。圖中用到關(guān)系式 /k mkN m NWW? 。由此圖更加直觀地看出 FFT 算法的優(yōu)越性，從圖 35 可以明顯的看出， 第 17 頁(yè) 共 38 頁(yè) N越大時(shí)，優(yōu)越性就越明顯。這種利用同一存儲(chǔ)單元存儲(chǔ)蝶形運(yùn)算計(jì)算輸入、輸出數(shù)據(jù)的方法就稱為原址計(jì)算。12,1,0。這種結(jié)構(gòu)的信號(hào)流圖有一個(gè)非常特別的優(yōu)點(diǎn)就是前一級(jí)的旋轉(zhuǎn)因子剛好是后一級(jí)上一半蝶形運(yùn)算的旋轉(zhuǎn)因子，且順序不變，如果旋轉(zhuǎn)因子的計(jì)算采用查表法，只要構(gòu)造出一個(gè) N/2 點(diǎn)的 NPW ，就可以用它來(lái)計(jì)算 N、 N/N/?長(zhǎng)度的 FFT。 由上述可以將 FFT 處理器工作的全過(guò)程分為 3 種模式：輸入模式、 FFT 模式和輸出模式。 In_re[15..0]：復(fù)數(shù)的實(shí)部，位寬 16 位，但有效位不得超過(guò) 14 位。 Busy: 在 Start 生效之后， FFT 運(yùn)算器將其拉高。 引腳說(shuō)明 FFT 運(yùn)算 RAM1 邏輯控制單元 雙引擎蝶形運(yùn)算單元 旋轉(zhuǎn)因子 RAM FFT 運(yùn)算 RAM2 第 21 頁(yè) 共 38 頁(yè) 圖 FF