【正文】 ，也就是說應需要數(shù)字信號處理（ DSP）系統(tǒng)在限定的時間內，如在幾個 ms 甚至于幾個μ s內，對所輸入的大量數(shù)據完成相當復雜的運算，并輸出結果。這種低水平的設計方法大大延長了設計周期。通常把功能經過驗證的、可綜合的、實現(xiàn)后電路結構總門數(shù)在 5000 門以上的 第 7 頁 共 38 頁 Verilog HDL 模型稱為“ 軟核”（ Soft Core），由軟核構成的器件成為虛擬器件。 IP 驗證流程包括了建立參照模型、建立測試平臺和準備驗證用例、回歸測試、形式驗證。當這些 工作完成并通過代碼規(guī)范性檢查、測試覆蓋率檢查、功能覆蓋率檢查、性能分析包括 DFT、 STA 檢查、功耗分析檢查等驗收以后，這個子模塊就可用來與其他模塊一起集成了。 (3) 回歸測試 回歸 測試解決的問題是設計在修改一個錯誤的同時，卻引入了另外一個錯誤。二是定義好 IP 模塊與外部系統(tǒng)的接口。這是因為片上系統(tǒng)的環(huán)境和性能需求差異非常大。 IP 驗證的測試覆蓋率、功能覆蓋率都需達到 100％。 IP 集成 IP 集成面臨著一系列的挑戰(zhàn)。哪些模塊需要從頭開始設計。 IP 集成的關鍵技術 第 11 頁 共 38 頁 IP 集成的關鍵在于建立正確、高效、靈活的片上總線結構，構造以功能組裝為基礎的芯片開發(fā)模型。這樣在評測之后，就可以直觀地看出整個設計的可重用性和分別在每一部分上的得失。即使某些模塊的功能可能超過了系統(tǒng)的需求，但是為了盡量少地進行 IP 的修改，我們也應該在某些不太重要的功能上做出妥協(xié)，以便直接使用一些我們需要的功能模塊。那么對于 N 個 k 值，一共需要/ 2 1 / 2 12 ( 2 1 )00( ) ( 2 ) ( 2 1 )NN k r k rNNrrX k x r W x r W?? ?? ? ???次復數(shù)乘法以及 N(N1)次復數(shù)加法運算。其實一個 N 點 DFT 可以看做是由幾個較短的 DFT 組成的。由于這兩種算法的基本原理是相同的，所以下面主要介紹 DITFFT 算法。 圖 N點 DFT的一次時域抽取分解圖 (N=8) 由圖 ，要完成一個蝶形運算，需要一次復數(shù)乘法和兩次復數(shù)加法運算。依次類推，經過 M1 次分解，最后將 N 點 DFT 分解成 N/2 個 2 點 DFT。當 N=102 =1024 時，可以求得直接計算 N 點的 DFT和使用基 2 DITFFT 算法的所需乘法次數(shù)的比值為 og)2/( 22 ??NN N (326) 這樣，運算效 率就提高了 200 多倍。因為這樣，當計算完一個蝶形以后，所得輸出數(shù)據可立即存入原輸入數(shù)據所占用的存儲單元。 N=32 =8時的各級旋轉因子表示如下： 0,1 24/ ???? JWWWL JJNPN L時， (327) 1,0,2 22/ ???? JWWWL JJNPN L時， (328) 3,2,1,0,3 2 ???? JWWWL JJNPN L時， (329) 對 2MN? 的一般情況，第 L級的旋轉因子為 第 18 頁 共 38 頁 12,2,1,0, 12 ??? ?LJpN JLWW ? (330) MLMLML N ?? ???? 2222 (331) 12,2,1,0, 122 ???? ??? ?? LJNJNPN JWWW LMML ? (332) LMJP ??? 2 (333) 蝶形運算規(guī)律 設序列 x(n)經時域抽選 (倒序 )后，存入數(shù)組 X 中。圖 是 DITFFT的一種變形的運算流圖，其中蝶形運算的旋轉因子、運算量與圖 相同。數(shù)據存儲完畢后，進入 FFT 工作模式，對數(shù)據進行處理； （ 2）進入 FFT 工作狀態(tài)后，首先啟動控制模塊，讀取雙口 RAM 中的原始數(shù)據； （ 3） RAM 采用乒乓結構對數(shù)據進行存儲和讀??； （ 4）在進行本級蝶形運算之前，控制模塊讀取旋轉因子的實部與虛部之和、實部與虛部之差和實部。 In_im[15..0]：復數(shù)的虛部，位寬 16 位，但有效位不得超過 14 位。此時不能將 Start 再次拉高，只有 Busy 恢復低電平時，才能將 Start 拉高進行下一幀。 Start: 啟動信號，高電平有效，至少維持 2個時鐘。 第 20 頁 共 38 頁 圖 FFT 處理器的工作過程 （ 1）當收到控制模塊發(fā)出的啟動命令后，進入正常工作狀態(tài)。 當 N=8時，這種規(guī)律就可以用圖 和表 來表示。 PNW 被稱為旋轉因子，其中 p為旋轉因子的指數(shù)。在同一級運算中，每一個蝶形運算是有兩個輸入和兩個輸出的。所以， M級運算總共需要的復數(shù)乘次數(shù)為 NNMNC M 2log22)2( ??? (324) 復數(shù)加次數(shù)為 NNMNC A 2lo g)2( ??? (325) 而由前面的介紹，直接計算 N點的 DFT 需要 2N 次復數(shù)乘法以及 N(N1)次復數(shù)加法運算。 與第一次分解相同， x3(l)和 x4(l)為 x1(r)按奇偶 分解成的兩個長為 N/4的子序列，即 3241( ) ( 2 ) , 0 , 1 , , 1( ) ( 2 1 ) 4x l x l Nlx l x l? ? ? ??? ????? （ 315） 那么， X1(k)又可表示為 )12( 2/14/0 12 2/14/0 11 )12()2()(????? ??? ??lkNNiklNNi WlxWlxkX 第 15 頁 共 38 頁 = klNNikNklNNi WlxWWlx 4/14/0 42/4/14/0 3 )()( ?????? ? = 12/,1,0),()( 42/3 ??? NkkXWkx kN ? (316) 其中 )]([)()(34/14/0 33 lxD F TWlxkxklNNi ?? ??? (317) )]([)()(44/14/0 44 lxD F TWlxkxklNNi ?? ??? (317) 同理，由 X3(k)和 X4(k)的周期性和 2NWm 的對稱性 /4/2 /2k N kNNWW? ?? 最后得到： 14/,1,0,)()()4/( )()()(42/3142/31 ???????? ?? NkkXWkXNkX kXWkXkX kNkN ? (319) 同理可得 14/,1,0,)()()4/( )()()(62/5262/52 ???????? ?? NkkXWkXNkX kXWkXkX kNkN ? (320) 其中有 )]([)()( 54/14/ 0 55 lxD F TWlxkX klNN i ?? ? ?? (321) )]([)()( 64/14/ 0 66 lxD F TWlxkX klNN i ?? ? ?? (322) 14/1,0,)12()( )2()(2625 ??????? ? Nllxlx lxlx ? (323) 這樣，如圖 ，經過第二次的分解，一個 N/2 點的 DFT 就被拆分成為了兩個N/4 點的 DFT 了。 圖 采用蝶形運算符號的這種圖示方 法，可以用圖 來表示前面所講到的運算。下 面就以 8 點的 FFT 為例詳細分析基 2 FFT 算法。所以要想使得 DFT在各種科學和工程計算中得到廣泛的應用就必須想辦法減少其運算量。 基 2FFT 算法 長度為 N的有限長序列 x(n)的 DFT的表達式為 （ 31） x(n)在一般情況下是為復數(shù)序列的。這種修改會耗費大量的時間和資源，不僅會耽誤產品的研發(fā)進度，還會給整個設計流程引入風險，并讓 IP 廠商的支持變得困難重重。 IP 模塊的評估與選擇 IP 的評估是指通過一個完整的 Checklist 來系統(tǒng)地檢查 IP 設計。這時候就應該進一步完善該 IP，使之對下一個設計的可重用性更好，并逐步建立一系列的衍生 IP 模塊；同時，把集成該 IP 的經驗教訓及時記錄下來形成技術文檔，這將對下一個 IP 集成者大大有利。我們認為，成功的 IP 集成必須解決好以下問題。軟 IP 開發(fā)者提交給用戶的信息至少應包括：（ 1）可綜合的 HDL 代碼和它的子模快；（ 2）綜合腳本文件及時間約束文件；（ 3）插入掃描鏈和做 ATPG 的腳本文件；（ 4）綜 合和仿真用參照庫模型；（ 5） 第 10 頁 共 38 頁 驗證中使用的總線功能模型和其他的系統(tǒng)組件型；（ 6）測試激勵文件及相應測試向量；（ 7）用戶文檔包括用戶手冊 /功能描述 、數(shù)據手冊等；（ 8）應用要點，包括該 IP 使用的具體的例子，可配置特性等。 3. 對測試用例的詳細設計，并定義驗證通過的標準。 方便快捷的連接各虛擬器件的方法是片上總線。同時，形式驗證也被用來確認綜合后、插入掃描鏈后、版圖提取后網表實現(xiàn)的功能前后是否一致。 IP 驗證的主要過程 (1) 建立參照模型 這里的參照模型主要用于對系統(tǒng)功能進行驗證以及和 RTL 模型的對照驗證，是驗證方法學提出的范疇。 (2) 子模塊定義和設計 第 8 頁 共 38 頁 設計小組對所有子模塊的規(guī)格進行討論和審查，重點檢查時序接口和功能接口的一致性。 IP 開發(fā)流程 IP 開發(fā)的流程主要包括兩條主線： IP 設計和 IP 驗證。在最短的時間內，用自己最熟悉的工具設計出高效，穩(wěn)定，符合設計要求的電路才是我們的最終目的。為了滿足設計性能指標，工程師往往需要花費好幾天或更長的時間進行艱苦的手工布線。當他們產生了比較理想的算法思路后，就在計算機上用 C語言或其他語言程序來驗證該算法，并不斷修改以期完善，然后與別的算法作性能比較。完整的標準在 Verilog HDL硬件描述語言參考手冊中有詳細描述。它們的共同特點是利于由頂向下設計，利于模塊的劃分與復用，可移植性好，通用性好，設計不因芯片的工藝與結構的變化而變化，更利于向 ASIC 的移植。利用該工具所配備的編輯、編譯、仿真、綜合、芯片編程等功能，可將設計電路圖或電路描述程序變成基本的邏輯單元寫入到可編程的芯片中 (如 FPGA芯