【正文】 ，也就是說(shuō)應(yīng)需要數(shù)字信號(hào)處理（ DSP）系統(tǒng)在限定的時(shí)間內(nèi)，如在幾個(gè) ms 甚至于幾個(gè)μ s內(nèi)，對(duì)所輸入的大量數(shù)據(jù)完成相當(dāng)復(fù)雜的運(yùn)算，并輸出結(jié)果。這種低水平的設(shè)計(jì)方法大大延長(zhǎng)了設(shè)計(jì)周期。通常把功能經(jīng)過(guò)驗(yàn)證的、可綜合的、實(shí)現(xiàn)后電路結(jié)構(gòu)總門(mén)數(shù)在 5000 門(mén)以上的 第 7 頁(yè) 共 38 頁(yè) Verilog HDL 模型稱為“ 軟核”（ Soft Core），由軟核構(gòu)成的器件成為虛擬器件。 IP 驗(yàn)證流程包括了建立參照模型、建立測(cè)試平臺(tái)和準(zhǔn)備驗(yàn)證用例、回歸測(cè)試、形式驗(yàn)證。當(dāng)這些 工作完成并通過(guò)代碼規(guī)范性檢查、測(cè)試覆蓋率檢查、功能覆蓋率檢查、性能分析包括 DFT、 STA 檢查、功耗分析檢查等驗(yàn)收以后，這個(gè)子模塊就可用來(lái)與其他模塊一起集成了。 (3) 回歸測(cè)試 回歸 測(cè)試解決的問(wèn)題是設(shè)計(jì)在修改一個(gè)錯(cuò)誤的同時(shí)，卻引入了另外一個(gè)錯(cuò)誤。二是定義好 IP 模塊與外部系統(tǒng)的接口。這是因?yàn)槠舷到y(tǒng)的環(huán)境和性能需求差異非常大。 IP 驗(yàn)證的測(cè)試覆蓋率、功能覆蓋率都需達(dá)到 100％。 IP 集成 IP 集成面臨著一系列的挑戰(zhàn)。哪些模塊需要從頭開(kāi)始設(shè)計(jì)。 IP 集成的關(guān)鍵技術(shù) 第 11 頁(yè) 共 38 頁(yè) IP 集成的關(guān)鍵在于建立正確、高效、靈活的片上總線結(jié)構(gòu)，構(gòu)造以功能組裝為基礎(chǔ)的芯片開(kāi)發(fā)模型。這樣在評(píng)測(cè)之后，就可以直觀地看出整個(gè)設(shè)計(jì)的可重用性和分別在每一部分上的得失。即使某些模塊的功能可能超過(guò)了系統(tǒng)的需求，但是為了盡量少地進(jìn)行 IP 的修改，我們也應(yīng)該在某些不太重要的功能上做出妥協(xié)，以便直接使用一些我們需要的功能模塊。那么對(duì)于 N 個(gè) k 值，一共需要/ 2 1 / 2 12 ( 2 1 )00( ) ( 2 ) ( 2 1 )NN k r k rNNrrX k x r W x r W?? ?? ? ???次復(fù)數(shù)乘法以及 N(N1)次復(fù)數(shù)加法運(yùn)算。其實(shí)一個(gè) N 點(diǎn) DFT 可以看做是由幾個(gè)較短的 DFT 組成的。由于這兩種算法的基本原理是相同的，所以下面主要介紹 DITFFT 算法。 圖 N點(diǎn) DFT的一次時(shí)域抽取分解圖 (N=8) 由圖 ，要完成一個(gè)蝶形運(yùn)算，需要一次復(fù)數(shù)乘法和兩次復(fù)數(shù)加法運(yùn)算。依次類推，經(jīng)過(guò) M1 次分解，最后將 N 點(diǎn) DFT 分解成 N/2 個(gè) 2 點(diǎn) DFT。當(dāng) N=102 =1024 時(shí)，可以求得直接計(jì)算 N 點(diǎn)的 DFT和使用基 2 DITFFT 算法的所需乘法次數(shù)的比值為 og)2/( 22 ??NN N (326) 這樣，運(yùn)算效 率就提高了 200 多倍。因?yàn)檫@樣，當(dāng)計(jì)算完一個(gè)蝶形以后，所得輸出數(shù)據(jù)可立即存入原輸入數(shù)據(jù)所占用的存儲(chǔ)單元。 N=32 =8時(shí)的各級(jí)旋轉(zhuǎn)因子表示如下： 0,1 24/ ???? JWWWL JJNPN L時(shí)， (327) 1,0,2 22/ ???? JWWWL JJNPN L時(shí)， (328) 3,2,1,0,3 2 ???? JWWWL JJNPN L時(shí)， (329) 對(duì) 2MN? 的一般情況，第 L級(jí)的旋轉(zhuǎn)因子為 第 18 頁(yè) 共 38 頁(yè) 12,2,1,0, 12 ??? ?LJpN JLWW ? (330) MLMLML N ?? ???? 2222 (331) 12,2,1,0, 122 ???? ??? ?? LJNJNPN JWWW LMML ? (332) LMJP ??? 2 (333) 蝶形運(yùn)算規(guī)律 設(shè)序列 x(n)經(jīng)時(shí)域抽選 (倒序 )后，存入數(shù)組 X 中。圖 是 DITFFT的一種變形的運(yùn)算流圖，其中蝶形運(yùn)算的旋轉(zhuǎn)因子、運(yùn)算量與圖 相同。數(shù)據(jù)存儲(chǔ)完畢后，進(jìn)入 FFT 工作模式，對(duì)數(shù)據(jù)進(jìn)行處理； （ 2）進(jìn)入 FFT 工作狀態(tài)后，首先啟動(dòng)控制模塊，讀取雙口 RAM 中的原始數(shù)據(jù)； （ 3） RAM 采用乒乓結(jié)構(gòu)對(duì)數(shù)據(jù)進(jìn)行存儲(chǔ)和讀?。? （ 4）在進(jìn)行本級(jí)蝶形運(yùn)算之前，控制模塊讀取旋轉(zhuǎn)因子的實(shí)部與虛部之和、實(shí)部與虛部之差和實(shí)部。 In_im[15..0]：復(fù)數(shù)的虛部，位寬 16 位，但有效位不得超過(guò) 14 位。此時(shí)不能將 Start 再次拉高，只有 Busy 恢復(fù)低電平時(shí)，才能將 Start 拉高進(jìn)行下一幀。 Start: 啟動(dòng)信號(hào)，高電平有效，至少維持 2個(gè)時(shí)鐘。 第 20 頁(yè) 共 38 頁(yè) 圖 FFT 處理器的工作過(guò)程 （ 1）當(dāng)收到控制模塊發(fā)出的啟動(dòng)命令后，進(jìn)入正常工作狀態(tài)。 當(dāng) N=8時(shí)，這種規(guī)律就可以用圖 和表 來(lái)表示。 PNW 被稱為旋轉(zhuǎn)因子，其中 p為旋轉(zhuǎn)因子的指數(shù)。在同一級(jí)運(yùn)算中，每一個(gè)蝶形運(yùn)算是有兩個(gè)輸入和兩個(gè)輸出的。所以， M級(jí)運(yùn)算總共需要的復(fù)數(shù)乘次數(shù)為 NNMNC M 2log22)2( ??? (324) 復(fù)數(shù)加次數(shù)為 NNMNC A 2lo g)2( ??? (325) 而由前面的介紹，直接計(jì)算 N點(diǎn)的 DFT 需要 2N 次復(fù)數(shù)乘法以及 N(N1)次復(fù)數(shù)加法運(yùn)算。 與第一次分解相同， x3(l)和 x4(l)為 x1(r)按奇偶 分解成的兩個(gè)長(zhǎng)為 N/4的子序列，即 3241( ) ( 2 ) , 0 , 1 , , 1( ) ( 2 1 ) 4x l x l Nlx l x l? ? ? ??? ????? （ 315） 那么， X1(k)又可表示為 )12( 2/14/0 12 2/14/0 11 )12()2()(????? ??? ??lkNNiklNNi WlxWlxkX 第 15 頁(yè) 共 38 頁(yè) = klNNikNklNNi WlxWWlx 4/14/0 42/4/14/0 3 )()( ?????? ? = 12/,1,0),()( 42/3 ??? NkkXWkx kN ? (316) 其中 )]([)()(34/14/0 33 lxD F TWlxkxklNNi ?? ??? (317) )]([)()(44/14/0 44 lxD F TWlxkxklNNi ?? ??? (317) 同理，由 X3(k)和 X4(k)的周期性和 2NWm 的對(duì)稱性 /4/2 /2k N kNNWW? ?? 最后得到： 14/,1,0,)()()4/( )()()(42/3142/31 ???????? ?? NkkXWkXNkX kXWkXkX kNkN ? (319) 同理可得 14/,1,0,)()()4/( )()()(62/5262/52 ???????? ?? NkkXWkXNkX kXWkXkX kNkN ? (320) 其中有 )]([)()( 54/14/ 0 55 lxD F TWlxkX klNN i ?? ? ?? (321) )]([)()( 64/14/ 0 66 lxD F TWlxkX klNN i ?? ? ?? (322) 14/1,0,)12()( )2()(2625 ??????? ? Nllxlx lxlx ? (323) 這樣，如圖 ，經(jīng)過(guò)第二次的分解，一個(gè) N/2 點(diǎn)的 DFT 就被拆分成為了兩個(gè)N/4 點(diǎn)的 DFT 了。 圖 采用蝶形運(yùn)算符號(hào)的這種圖示方 法，可以用圖 來(lái)表示前面所講到的運(yùn)算。下 面就以 8 點(diǎn)的 FFT 為例詳細(xì)分析基 2 FFT 算法。所以要想使得 DFT在各種科學(xué)和工程計(jì)算中得到廣泛的應(yīng)用就必須想辦法減少其運(yùn)算量。 基 2FFT 算法 長(zhǎng)度為 N的有限長(zhǎng)序列 x(n)的 DFT的表達(dá)式為 （ 31） x(n)在一般情況下是為復(fù)數(shù)序列的。這種修改會(huì)耗費(fèi)大量的時(shí)間和資源，不僅會(huì)耽誤產(chǎn)品的研發(fā)進(jìn)度，還會(huì)給整個(gè)設(shè)計(jì)流程引入風(fēng)險(xiǎn)，并讓 IP 廠商的支持變得困難重重。 IP 模塊的評(píng)估與選擇 IP 的評(píng)估是指通過(guò)一個(gè)完整的 Checklist 來(lái)系統(tǒng)地檢查 IP 設(shè)計(jì)。這時(shí)候就應(yīng)該進(jìn)一步完善該 IP，使之對(duì)下一個(gè)設(shè)計(jì)的可重用性更好，并逐步建立一系列的衍生 IP 模塊；同時(shí)，把集成該 IP 的經(jīng)驗(yàn)教訓(xùn)及時(shí)記錄下來(lái)形成技術(shù)文檔，這將對(duì)下一個(gè) IP 集成者大大有利。我們認(rèn)為，成功的 IP 集成必須解決好以下問(wèn)題。軟 IP 開(kāi)發(fā)者提交給用戶的信息至少應(yīng)包括：（ 1）可綜合的 HDL 代碼和它的子模快；（ 2）綜合腳本文件及時(shí)間約束文件；（ 3）插入掃描鏈和做 ATPG 的腳本文件；（ 4）綜 合和仿真用參照庫(kù)模型；（ 5） 第 10 頁(yè) 共 38 頁(yè) 驗(yàn)證中使用的總線功能模型和其他的系統(tǒng)組件型；（ 6）測(cè)試激勵(lì)文件及相應(yīng)測(cè)試向量；（ 7）用戶文檔包括用戶手冊(cè) /功能描述 、數(shù)據(jù)手冊(cè)等；（ 8）應(yīng)用要點(diǎn)，包括該 IP 使用的具體的例子，可配置特性等。 3. 對(duì)測(cè)試用例的詳細(xì)設(shè)計(jì)，并定義驗(yàn)證通過(guò)的標(biāo)準(zhǔn)。 方便快捷的連接各虛擬器件的方法是片上總線。同時(shí)，形式驗(yàn)證也被用來(lái)確認(rèn)綜合后、插入掃描鏈后、版圖提取后網(wǎng)表實(shí)現(xiàn)的功能前后是否一致。 IP 驗(yàn)證的主要過(guò)程 (1) 建立參照模型 這里的參照模型主要用于對(duì)系統(tǒng)功能進(jìn)行驗(yàn)證以及和 RTL 模型的對(duì)照驗(yàn)證，是驗(yàn)證方法學(xué)提出的范疇。 (2) 子模塊定義和設(shè)計(jì) 第 8 頁(yè) 共 38 頁(yè) 設(shè)計(jì)小組對(duì)所有子模塊的規(guī)格進(jìn)行討論和審查，重點(diǎn)檢查時(shí)序接口和功能接口的一致性。 IP 開(kāi)發(fā)流程 IP 開(kāi)發(fā)的流程主要包括兩條主線： IP 設(shè)計(jì)和 IP 驗(yàn)證。在最短的時(shí)間內(nèi)，用自己最熟悉的工具設(shè)計(jì)出高效，穩(wěn)定，符合設(shè)計(jì)要求的電路才是我們的最終目的。為了滿足設(shè)計(jì)性能指標(biāo)，工程師往往需要花費(fèi)好幾天或更長(zhǎng)的時(shí)間進(jìn)行艱苦的手工布線。當(dāng)他們產(chǎn)生了比較理想的算法思路后，就在計(jì)算機(jī)上用 C語(yǔ)言或其他語(yǔ)言程序來(lái)驗(yàn)證該算法，并不斷修改以期完善，然后與別的算法作性能比較。完整的標(biāo)準(zhǔn)在 Verilog HDL硬件描述語(yǔ)言參考手冊(cè)中有詳細(xì)描述。它們的共同特點(diǎn)是利于由頂向下設(shè)計(jì)，利于模塊的劃分與復(fù)用，可移植性好，通用性好，設(shè)計(jì)不因芯片的工藝與結(jié)構(gòu)的變化而變化，更利于向 ASIC 的移植。利用該工具所配備的編輯、編譯、仿真、綜合、芯片編程等功能，可將設(shè)計(jì)電路圖或電路描述程序變成基本的邏輯單元寫(xiě)入到可編程的芯片中 (如 FPGA芯