【文章內(nèi)容簡(jiǎn)介】 () 00011010011010()0110100()1101000()x g xx g xGx g xgx?? ???? ????? ???? ????（ x)= （ ） 根據(jù)生成矩陣，我們利用循環(huán)碼自生的循環(huán)性，可以方便的實(shí)現(xiàn)編碼器。 仍然 以（ 7,4）循環(huán)碼為例，若輸入信息碼元為 3( ) 1u x x?? ，則： 7 4 3 3 6 2 3( ) ( 1 ) m o d ( 1 )nkx u x x x x x x x x x??? ? ? ? ? ? ? ? ? 因此，碼多項(xiàng)式為 ： 2 7 4 3 2 3 6( ) ( ) ( ) ( 1 )nkc x r x x u x x x x x x x x x??? ? ? ? ? ? ? ? ? ? 其中 2()r x x x?? 為信息碼元置為高位后整除生成多項(xiàng)式后的余式，它正好對(duì)應(yīng)于校驗(yàn)序列。因此對(duì)應(yīng)的輸出碼字為： (0111001)c? ，其中最右邊的 4位為信息元。 循環(huán)碼編碼器的結(jié)構(gòu)可用圖 。 XXX 10 D 0 D 1 D 2門輸 入 u ( x )21輸 出 碼 字 圖 循環(huán)碼編碼器原理 利用該結(jié)構(gòu)進(jìn)行編碼的過(guò)程如下： 3 級(jí)移位寄存器初值為 000，這時(shí)門選 為 通，信息組以 30,...,uu次序分兩路輸入，一路直接輸出，另一路送入 g(x)除法電路。 經(jīng)過(guò) 4 次移位后，信息組全部輸出。另一路則將全部信息元 送入 到 除法電路，并完成除法運(yùn)算，這是移位寄存器中的狀態(tài)就是碼的監(jiān)督元 0 1 2( , , )c c c 。 輸出開(kāi)關(guān)倒向第二個(gè)支路，經(jīng) 3次移位后，移位器由監(jiān)督元跟在信息元后依次輸出編碼碼字 C。重復(fù)上述過(guò)程進(jìn)行下一組信息碼元編碼。 根據(jù)以上思路，設(shè)計(jì)編碼器源代碼如下。其中輸入和輸出碼元均采用并行方式。 （ 7,4）循環(huán)碼編碼器代碼： 主模塊代碼： Module cycle(c,u,clk)。 output[6:0] c。//c為編碼輸出碼字， c[0]~c[3]為信息碼元， c[4]~c[6]為監(jiān)督碼元 input [3:0] u。 input clk。 reg[2:0] i。 reg d0,d1,d2,temp。 reg[6:0] c。 always @(posedge clk) XXX 11 begin d0=0。d1=0。d2=0。 //初始化 for(i=0。i4。i=i+1) //該 for循環(huán)計(jì)算碼組的前 4個(gè) 碼元 begin c[i]=u[i]。 temp=d2^c[i]。 d2=d1。d1=d0^temp。 d0=temp。 end for(i=4。i7。i=i+1) //該 for循環(huán)計(jì)算碼組的后 3個(gè)碼元 begin c[i]=d2。 d2=d1。d1=d0。 d0=0。 end end endmodule 測(cè)試模塊代碼： module test。 // Inputs reg [3:0] u。 reg clk。 // Outputs wire [6:0] c。 // Instantiate the Unit Under Test (UUT) cycle uut ( .c(c), XXX 12 .u(u), .clk(clk) )。 initial begin // Initialize Inputs u = 0。 clk = 0。 end always 10 clk=!clk。 always@(posedge clk) begin u=u+439。b0011。 end endmodule 采用 ModelSim SE軟件進(jìn)行仿真，得到下面的波形圖： 圖 循環(huán)碼編碼器仿真時(shí)序圖 循環(huán)碼譯碼器 由于循環(huán)碼的任一多項(xiàng)式 T（ x） 均能被 g(x)整除，因此可以利用接收到的碼組 y(x)去除以生成多項(xiàng)式 g(x)來(lái)檢錯(cuò)。若碼元無(wú)錯(cuò)，則 y(x)可被 g(x)整除，余項(xiàng)為零。若 y(x)有錯(cuò)，整除后的余項(xiàng)不為零。若要進(jìn)一步糾錯(cuò)，可利用伴隨子和錯(cuò)誤圖樣的關(guān)系。 XXX 13 （ 7,4）循環(huán)碼可以糾正碼字 7個(gè)碼元中的任何單個(gè)錯(cuò)誤，利用伴隨子進(jìn)行 糾錯(cuò)的過(guò)程如表 所示。 表 g(x)生成（ 7， 4）循環(huán) 碼糾錯(cuò)過(guò)程 錯(cuò)誤圖樣 e(x) 伴隨子 s(x) 伴隨矢量 012sss 移位次數(shù) I 移位后伴隨子矢量012sss 6e 21x? 101 0 101 5e 21 xx?? 111 1 101 4e 2xx? 011 2 101 3e 21x? 110 3 101 2e 2x 001 4 101 1e x 010 5 101 0e 1 100 6 101 由表 ，若錯(cuò)誤圖樣 6()ex x? ，即 6x 位置上有錯(cuò)，則接收矢量 y(x)全部進(jìn)入伴隨式寄存器后，伴隨式為（ 101）。檢測(cè)到這種伴隨式說(shuō)明 6y 上的數(shù)據(jù)必須糾正。如果某個(gè)單個(gè)錯(cuò)誤出現(xiàn)在 ix 位置，則 y(x)進(jìn)入伴隨式寄存器后，伴隨式經(jīng)過(guò) i次移位仍然是（ 101）。且緩存器輸出的接收數(shù)據(jù)是一個(gè)錯(cuò)誤數(shù)據(jù)，所以譯碼時(shí)只需要檢測(cè) （ 101）伴隨式。 根據(jù)上述分析，利用接收碼字中單個(gè)錯(cuò)誤出現(xiàn)在首位的錯(cuò)誤圖樣及相應(yīng)的伴隨式，設(shè)計(jì)譯碼器的原理框圖如圖 。 s 0 s 1 s 27 級(jí) 緩 存 器接 收 碼 字y ( x )e輸 出 碼字 XXX 14 圖 循環(huán)碼譯碼器原理圖 譯碼器的工作步驟如下： 將移位寄存器清零。 接收碼字 y分兩路進(jìn)入譯碼器（高次項(xiàng)在前），一路進(jìn)入緩存器，另一路進(jìn)入伴隨式計(jì)算電路，并分別計(jì)算 s0、 s s2值。 在輸出 c的同時(shí)， s0、 s s2依次循環(huán)移位。若無(wú)錯(cuò)，則錯(cuò)誤檢測(cè)電路無(wú)輸出；若有錯(cuò)，則錯(cuò)誤檢測(cè)電路輸出為 “ 1”。它與 y 中相應(yīng)錯(cuò)誤位進(jìn)行 模 2 運(yùn)算 （異或），糾錯(cuò)后輸出。同時(shí)該糾錯(cuò)信號(hào)也送到伴隨式計(jì)算電路對(duì)寄存器清 0（見(jiàn)圖 ）。 其 Verilog源程序如下所示： (7,4)循環(huán)碼糾錯(cuò)譯碼器 譯碼器主模塊代碼如下： module decoder(c,y,clk)。 output[6:0] c。 //c為輸出碼字， c[6]為高次項(xiàng) input[6:0] y。//y為接收碼字， y[6]為高次項(xiàng) input clk。 reg[6:0] c,c_buf,buffer。 reg temp。 reg s0,s1,s2。 reg e。 //伴隨式電路寄存器 integer i。 //錯(cuò)誤檢測(cè)輸出信號(hào) always @ (posedge clk) begin s0=0。s1=0。s2=0。//初始化 temp=0。 buffer=y。 //接收碼字移入緩存 for(i=6。i=0。i=i1) //接收碼字進(jìn)入除法電路 begin e=s0amp。(~ s1)amp。temp。 temp=s2。 XXX 15 s2=s1。 s1=s0^temp。 s0=y[i]^temp^e。 end for (i=6。i=0。i=i1) //輸出糾錯(cuò)譯碼后的碼字 begin e=s0amp。(~ s1)amp。temp。 temp=s2。 s2=s1。 s1=s0^temp。 s0=temp^e。 c_buf[i]=buffer[i]^e。 if(e==1) //若出錯(cuò)，對(duì)緩存進(jìn)行清零 begin s0=0。s1=0。s2=0。 end end end always @ (posedge clk) begin c=c_buf。 end endmodule module test。 譯碼器測(cè)試模塊代碼： // Inputs reg [6:0] y。 reg clk。 XXX 16 // Outputs wire [6:0] c。 // Instantiate the Unit Under Test (UUT) decoder uut ( .c(c), .y(y), .clk(clk) )。 initial begin // Initialize Inputs y = 0。 clk = 0。 150 y=839。b0110100。 100 y=839。b0010111。 100 y=839。b0011010。 100 y=839。b0010111。 100 y=839。b0001101。 100 y=839。b0010111。 100 y=839。b0100011。 100 y=839。b0010111。 100 y=839。b0010111。 100 y=839。b0110100。 end always 50 clk=!clk。 endmodule /譯碼器的設(shè)計(jì) 一 系統(tǒng)構(gòu)成 系統(tǒng)構(gòu)成框圖如圖 ： 圖 故該系統(tǒng)的信號(hào)流程為： （ 1）由信號(hào)發(fā)生器產(chǎn)生輸入串行測(cè)試數(shù)據(jù)； （ 2）再將該數(shù)據(jù)經(jīng)串 /并變換為并行的數(shù)據(jù)字； （ 3）然后將此數(shù)據(jù)字編碼產(chǎn)生對(duì)應(yīng)的并行碼字； XXX 17 （ 4）將并行碼字經(jīng)并 /串變換產(chǎn)生發(fā)送碼流； （ 5）將接收碼流經(jīng)串 /并變換產(chǎn)生接收碼字； （ 6）將接收碼字譯碼產(chǎn)生對(duì)應(yīng)的并行數(shù)據(jù)字； （ 7）將并行數(shù)據(jù)字經(jīng)并 /串變換產(chǎn)生接收數(shù)據(jù)流。 故可將整個(gè)系統(tǒng)分為以下七個(gè)模塊： （ 1）控制時(shí)鐘模塊 如圖 時(shí)鐘的模塊圖， 圖 圖 圖 在該模塊中，產(chǎn)生所需要的：輸入數(shù)據(jù)時(shí)鐘、傳輸碼元時(shí)鐘、傳輸碼字時(shí)鐘。 輸入數(shù)據(jù)時(shí)鐘：如上圖 6中的 clk7；傳輸碼元時(shí)鐘：如下圖中的 clk4 傳輸碼字時(shí)鐘：如上圖 6中的 clk28。 由上圖 7可知， 3個(gè)需要的時(shí)鐘信號(hào)按照 4位數(shù)據(jù)對(duì)應(yīng)的 7位碼的要求被準(zhǔn)確產(chǎn)生。 （ 2）信號(hào)發(fā)生器模塊 該模塊產(chǎn)生一串行的偽隨機(jī)碼流 c， 作為測(cè)試輸入數(shù)據(jù)，其時(shí)鐘 clk7為輸入數(shù)據(jù)時(shí)鐘。 如下圖 信號(hào)發(fā)生器的模塊圖，圖 圖 圖 信號(hào)發(fā)生器的時(shí)序仿真 圖 控制時(shí)鐘的模塊圖 XXX 18 上圖 c即為所產(chǎn)生的偽隨機(jī)碼流，且從上圖可知，該碼流符合作測(cè)試輸入數(shù)據(jù)的要求。 （ 3）串 /并變換器與并 /串變換器模塊 A. 串 /并變換器有 2 個(gè)：一個(gè)為對(duì)輸入數(shù)據(jù)的串 /并變換，如下圖 所示串 /并變換器 1的時(shí)序仿真，圖 /并變換器 1的模塊圖 圖 10串 /并變換器 1的時(shí)序仿真 圖 /并變換器 1的模塊圖 由上圖可知，從輸入 din 到輸出 dout，該模塊實(shí)現(xiàn)了 1 位到 4 位的串 /并變換，只是存在 1 個(gè)碼字周期的延時(shí)。其中 clk7,clk28分別為輸入數(shù)據(jù)時(shí)鐘和碼字時(shí)鐘。 另一個(gè)為接收碼流的串 /并變換： 如下圖 /并變換器 2的時(shí)序仿真，圖 /并變換器 2的模塊圖 圖 /并變 換器 2的時(shí)序仿真 圖 /并變換器 2的模塊圖 由上圖可知，從輸入 din 到輸出 dout，該模塊同樣實(shí)現(xiàn)了 1位到 7位的串 /并變換，只是存在 1個(gè)碼字周期的延時(shí)。其中 clk7,clk28分別為接收碼元時(shí)鐘和碼字時(shí)鐘。 B. 并 /串變換器也有 2個(gè)： 一