【正文】 ............................. 19 led 模塊的設(shè)計 ................................................................................................... 20 mux51 模塊的設(shè)計 ............................................................................................. 21 結(jié)論 .......................................................................................................................................... 22 致謝 .......................................................................................................................................... 24 參考文獻(xiàn) .................................................................................................................................. 25 附錄 A VHDL源程序 ............................................................................................................. 26 附錄 A1： 偶數(shù)分頻實現(xiàn)的程序 ....................................................................................... 26 附錄 A2 奇數(shù)分頻實現(xiàn)的程序 .......................................................................................... 28 附錄 A3 半整數(shù)分頻實現(xiàn)的程序 ...................................................................................... 30 附錄 A4 占空比可調(diào)的分頻實現(xiàn)的程序 ......................................................................... 32 附錄 A5 小數(shù)分頻實現(xiàn)的程序 ......................................................................................... 34 附錄 A6 ENCODER_35 模塊實現(xiàn)的程序 ............................................................................ 42 附錄 A7 LED 的實現(xiàn)程序 ................................................................................................... 43 附錄 A8 MUX51 模塊的實現(xiàn)程序 ...................................................................................... 47 附錄 B 頂層文件設(shè)計原理圖 ................................................................................................. 48 第 1 頁 1 緒論 課題分析 隨著電子技術(shù)的高速發(fā)展， FPGA/CPLD 以其高速、高可靠性、串并行工作方式等突出優(yōu)點(diǎn)在電子設(shè)計中 受到 廣泛 的 應(yīng)用， 而且 代表著未來 EDA設(shè)計的方向。但是由于 FPGA內(nèi)部提供的鎖相環(huán)個數(shù)極為有限，不能滿足使用時的要求。它是當(dāng)今數(shù)字系統(tǒng)設(shè)計的主要硬件平臺 ，其主要特點(diǎn)就是完全由用戶通過軟件進(jìn)行配置和編程，從而完成某種特定的功能，且可以反復(fù)擦寫。廠商也可能會提供便宜的但是編輯能力差的 FPGA。 FPGA 是 ASIC 電路中設(shè)計周 期最短、開發(fā)費(fèi)用最低、風(fēng)險最小的器件之一。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計的延遲時間和 邏輯單元 對連接單元高比率的優(yōu) 點(diǎn)。 其中 Altera 作為世界老牌可編程邏輯器件的廠家，是當(dāng)前世界范圍內(nèi)市場占有率最大的廠家，它和Xilinx 主要生產(chǎn)一般用途 FPGA，其主要產(chǎn)品采用 RAM 工藝。另外， VHDL 還 支持慣性延遲和傳輸延遲，還 第 5 頁 可以準(zhǔn)確地建立硬件電路模型。 VHDL 語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用，它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點(diǎn)。 VHDL 語言既支持標(biāo)準(zhǔn)定義的 數(shù)據(jù)類型 ，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言，因此它可以使設(shè)計 成果在設(shè)計人員之間方便地進(jìn)行交流和共享，從而減小硬件電路設(shè)計的工作量，縮短開發(fā)周期 [8]。Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境 , 由于其強(qiáng)大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的 喜愛和 歡迎 [11]。這種方法可以實現(xiàn)占空比為 50%的任意偶數(shù)分頻 等占空比的奇數(shù)分頻 方法 占空比為 50%的 N 倍 (N 為奇數(shù) )分頻的實現(xiàn)方法 :首先通過時鐘的上升沿觸發(fā)進(jìn)行計數(shù)，當(dāng)計數(shù)到某一個特定值時對計數(shù)輸出進(jìn)行翻轉(zhuǎn)，然后經(jīng)過 (N1)/2 個輸入時鐘，再次對計數(shù)輸出進(jìn)行翻轉(zhuǎn)，從而得到一個占空比非 50%的 N 倍奇數(shù)分頻時鐘。究竟是進(jìn)行 j+1 分頻還是 j 分頻就看累加的結(jié)果是大于等于分母還是小于分母。將小數(shù)部分 6 按倍累加，假設(shè)累加的值為 a，如果 a＜ 10 則進(jìn)行 3 分頻， a＜ 10 的話下一次則加上 6，此后，如果 a≥ 10 則進(jìn)行 4 分頻， 4 分頻過后再將累加值減去 4 后與 10 比較以決定下一次分頻是 4 分頻還是 3分頻，計算過程見表 。具體功能如下： p， q， v：功能選擇按鈕。 第 13 頁 頂層框圖設(shè)計 圖 頂層框 圖設(shè)計原理圖 該頂層框圖主要由六個部分組成：選擇按鈕，撥碼開關(guān)，二極管，分頻器種類選擇，信號輸出。模塊的正確性已在上面的介紹中進(jìn)行驗證了。 最終結(jié)果為： 三個數(shù)碼管顯示為： 0，不顯示， 4。本設(shè)計奇數(shù)分頻的關(guān)鍵是對 clk 信號的上升沿信號進(jìn)行計數(shù)（ p）和對 clk 信號的下降沿信號進(jìn)行計數(shù)（ q）。 半整數(shù)分頻（ 分 頻）模塊程序仿真結(jié)果如圖 所示： 第 17 頁 圖 半整數(shù)分頻 從仿真結(jié)果可以看出： 本設(shè)計的優(yōu)點(diǎn)是：在 rst 或者 sel 有一個為低電平時，計數(shù)器停止計數(shù)，維持上一狀態(tài)輸出，當(dāng) rst 和 sel 都為高電平的時，重新開始計數(shù)，執(zhí)行分頻。 小數(shù)分頻模塊設(shè)計 小數(shù)分頻模塊根據(jù)撥碼開關(guān)選擇分頻系數(shù)（ ），對輸入的 clk 信號進(jìn)行小數(shù)分頻。 Ledout 為段選信號， ledbie 為位選信號。 本課題大大降低了分頻工作的工作量， 方便了分頻器的使用 。 a,b,c,d:in integer range 1 downto 0。139。 第 27 頁 end if。139。 else null。 use 。 begin count1=8*d2+4*c2+2*b2+1*a2。 ) then if p=count11 then p=0。 end process。 ) then if q=count11 then q=0。 end process。 use 。 signal count:integer range 0 to 16 。 then if (clk 39。039。 process(clkout3) begin if sel=39。 end if。 entity fenpin_h is port( clk,rst:in std_logic。 process(clk,temp,sel) begin if rst=39。 else null。039。 a,b,c,d:in integer range 1 downto 0。 enable:in std_logic。 ponent mux1 port ( a:in std_logic。 signal selt_not: std_logic。 then if sel1=39。 process(l) begin case (l) is when 5=n=0001。 when 10=n=0010。 when 15=n=0100。 fdnl:fdn port map(clkin,selt,n1_fd,clock_2)。 number0:number port map(n,n_fd,n1_fd)。 when 14=n=0100。 when 9=n=0010。 end if。 begin process(rst,sel1) begin if rst=39。 signal n,x:std_logic_vector(3 downto 0) 。 sel_out:out std_logic )。 end ponent。 rst:in std_logic。139。 end if。 begin m1=2*d4+1*c4。 use 。 end if。 end if。 else 第 31 頁 count = count 1。 then if sel=39。 end fenpin_m。 第 30 頁 附錄 A3 半整數(shù)分頻實現(xiàn)的程序 library ieee。 else q=count11。event and clk = 39。 else p=count11。event and clk = 39。 end fenpin_o。 end rtl。039。 end process。) then if temp = count1 then temp = 0。 begin count=8*d+4*c+2*b。 use 。本次設(shè)計不同于其他的分頻器設(shè)計，本設(shè)計 繼承了將 不同 分頻集成在一起 的思想 ， 但是本設(shè)計完全運(yùn)用了模塊設(shè)計， 并且通過按鈕，撥碼開關(guān)可以選擇分頻器和分頻系數(shù)，做到隨意的變頻 。 encoder_35 模塊的作用是：提供給 mux51 模塊的 輸入信號， mux51 模塊根據(jù)輸入信號，判斷是哪路信號后輸出信號。 占空比可調(diào)的分頻（ 1:3 分頻）模塊程序仿真結(jié)果如圖 所示： 第 18 頁 圖 占空比可調(diào)分頻 從仿真結(jié)果可以看出： 這種設(shè)計的優(yōu)點(diǎn)是：在 rst 或者 sel 有一個為低電平時，可以保持前一狀態(tài)和計數(shù)結(jié)果，使其具