【正文】 begin if clr=39。定義 64分頻，實際時增大數(shù)字，減小分頻系數(shù) ,因為 FPGA系統(tǒng)的時鐘基于 FPGA 和 Quartus II 設(shè)計的智能函數(shù)發(fā)生器 第 18 頁 為 50MH 的。139。 end fangbo_arc。 architecture xuan_4_arc of xuan_4 is begin process(sel) begin case sel is when 00=q=d0。 基于 FPGA 和 Quartus II 設(shè)計的智能函數(shù)發(fā)生器 第 19 頁 /*************************************************** 名稱： 基于 Verilog編程的智能函數(shù)發(fā)生器設(shè)計程序 ***************************************************/ module Sin(f_clk,p,choose,data)。 reg f_out。 //ROM的設(shè)定 input[5:0] address。 7 : romout = 3。 15: romout = 1。 23 : romout = 35。 31 : romout = 0。 3: address=addr+24。 1: address=addr+8。 29 : romout = 10。 21 : romout = 25。 基于 FPGA 和 Quartus II 設(shè)計的智能函數(shù)發(fā)生器 第 21 頁 13: romout = 1。 5 : romout = 3。 end else i=i+1。 reg [5:0] addr,address。 end process。 q:out std_logic_vector(7 downto 0) )。 end if。 process(clk,t) begin if clk39。139。 architecture fangbo_arc of fangbo is signal t: bit。 end process。039。039。039。 entity sanjiao is port ( clk,reset: in std_logic。 end if。event and clk=39。 q1: out std_logic_vector(7 downto 0) )。 end if。139。 end entity。 u3: fangbo port map(clk=clk,clr=reset,q3=y3)。 基于 FPGA 和 Quartus II 設(shè)計的智能函數(shù)發(fā)生器 第 14 頁 ponent xuan_4 is元件調(diào)用 port ( sel: in std_logic_vector(1 downto 0)。 q1: out std_logic_vector(7 downto 0))。 entity boxin is port ( clk,reset: in std_logic。簡易波形發(fā)生器在生活中各個場合都有著大量的使用術(shù)。（解決辦法：將波形平移擴大將小數(shù)和負數(shù)換算成整數(shù)裝 入即可顯示波形數(shù)據(jù)） ；關(guān)鍵的問題是怎樣實現(xiàn)尋址的操作，首先是定義一個從 0— 7的循環(huán)加法計數(shù)器作為段內(nèi)基地址尋址，然后通過 case語句 choose波形選擇相應(yīng)波段的段地址等。單片機的設(shè)計僅屬于本設(shè)計的輔助控制部分，且單片機的資料很多，所以在此對單片機的程序不作詳細說明。它不僅具有其它 EDA工具軟件的仿真功能，還能仿真單片機及外圍器件。以正弦波為例，首先要按照一定的采樣點數(shù)將正弦波形一個周期的數(shù)據(jù)信息存于 ROM表中，表中包含著一個周期正弦波的數(shù)字幅度信息，每個地址對應(yīng)正弦波中 0到 360度范圍內(nèi)的一個相位點的幅度值，查找表時即是把輸入的地址相位信息映射成正弦波幅度的數(shù)字量信號， 通過設(shè)置的輸出端口輸出。結(jié)構(gòu)體以表示 ARCHITECHTURE開頭， 以 END結(jié)尾。實體的標示符是 ENTITY，實體以 ENTITY開頭，以 END結(jié)束。實體給出電路單元的外部輸入輸出接口信號和引用信息，結(jié)構(gòu)體給出了電路單元的內(nèi)部結(jié)構(gòu)和信號的行為特點，程序包定義在設(shè)計結(jié)構(gòu)體和實體中將用到的常數(shù)、數(shù)據(jù)類型、子程序和設(shè)計好的電路單元等。目前兩種語言各占一半市場份額，兩種語言都可以滿足數(shù)字系統(tǒng)設(shè)計者的需求。 VHDL誕生于 1982年，是由美國國防部開發(fā)的一種快速設(shè)計電路的工具，目前已經(jīng)成為 IEEE（ The Institute of Electrical and Electronics Engineers） 的一種工業(yè)標準硬件描述語言。掉電后， FPGA恢復(fù)成白片 ，內(nèi)部邏輯關(guān)系消失，因此， FPGA能夠反復(fù)使用。電阻和電容的使用減慢了信號的傳輸速度，所以 FPGA的速度比傳統(tǒng)門陣列要低，而且， FPGA中互聯(lián)延遲是不可預(yù)測的。 簡介 FPGA（ Field－ Programmable Gate Array）即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、 CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。但采用該方法所需的外圍電路模塊多且較為復(fù)雜，不利于控制和問題的檢查。 7 5 總結(jié)體會與展望 [關(guān)鍵詞 ] 信號發(fā)生器； VHDL； FPGA；三角波；方波；鋸齒波。它能夠產(chǎn)生多種波形，如三角波、鋸齒波、矩形波（含方波）、正弦波等，在電路實驗和設(shè)備檢測中具有十分廣泛的用途。 9 附錄 A 設(shè)計原理圖 11 附錄 C 源程序清單 電子設(shè)計自動化（ EDA）工具給電子設(shè)計帶來了巨大的變革，特別是可編程邏輯器件和硬件描述語言的出現(xiàn)和發(fā)展，解決了用傳統(tǒng)的方法設(shè)計較大系統(tǒng)工程時的諸多不便，成為電子電路設(shè)計人員最得力的助手。因此，利用 FPGA采用 DDS的方式來設(shè)計的波形 發(fā)生器前景十分可觀。 FPGA是標準通用器件。 三 、 FPGA內(nèi)部有豐富的觸發(fā)器和 I／ O引腳。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 Verilog也是一種流行的硬件描述語言，他是由工業(yè)界開發(fā)的， 1984年， Verilog作為一種私用的硬件描述語言，由 Gateway Design Automation公司給出， 1988年， Synopsis公司為 Verilog基于 FPGA 和 Quartus II 設(shè)計的智能函數(shù)發(fā)生器 第 3 頁 開發(fā)了綜合工具。 Quartus II 是 Altera公司的綜合性 PLD開發(fā)軟件，支持原理圖、 VHDL、 VerilogHDL以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整 PLD設(shè)計流程。 use 。 END fulladder。 Co=(a and b)or(a and Ci)or(b and Ci)。程序中設(shè)置一個波形的起始點，經(jīng)過比較、計算得出波形的其他數(shù)值，將這些點依次連續(xù)輸出，基于 FPGA 和 Quartus II 設(shè)計的智能函數(shù)發(fā)生器 第 5 頁 從而 實現(xiàn)波形的仿真。 Proteus 是世界上著名的 EDA工具 (仿真軟件 )，從原理圖布圖、代碼調(diào)試到單片