【文章內(nèi)容簡介】 數(shù)字邏輯系統(tǒng)的計算機語言。它可以使數(shù)字邏輯電路設(shè)計者用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，利用這種語言來描述自己的設(shè)計思想，然后利用 EDA 工具進行仿真，自動綜合到門級電路，再用 ASIC 或 CPLD/FPGA實現(xiàn)其功能。目前這種稱之為高層設(shè)計的方法已被廣泛采用。據(jù)統(tǒng)計，在美國硅谷目前約有 80%的 ASIC 和 FPGA/CPLD 使采用 HDL 方法設(shè)計的。 硬件描述語言的發(fā)展至今已有二十多年的歷史，并成功地應(yīng)用于設(shè)計的各個階段：建模、仿真、驗證和綜合等。到 20 世紀(jì) 80年代時，已出現(xiàn)了上百種硬件描述語言，如 ABEL、 HDL、 AHDL，它們對設(shè)計自動化曾起到了極大的促進和推動作用，與傳統(tǒng)的門級描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計。但是，這些語言由不同的 EDA 廠商開發(fā)，互不兼容，一般各自面向特定的設(shè)計領(lǐng)域與層次，不支持多層次設(shè)計，層次間翻譯工作要由人工完成，而且眾多的語言使用戶無所適從。因此急需一種面向設(shè)計的多領(lǐng)域、多層次 、并得到普遍認(rèn)同的標(biāo)準(zhǔn)硬件描述語言。進入 80 年代后期，硬件描述語言向著標(biāo)準(zhǔn)化的方向發(fā)展。 1985 年美國國防部正式推出了高速集成電路硬件描述語言 VHDL（ VeryHighSpeed Integrated Circuit Hardware Description Language）， VHDL 和 Verilog HDL 語言適應(yīng)了基于 FPGA 的電話卡計費器設(shè)計 7 這種趨勢的要求，先后成為 IEEE 標(biāo)準(zhǔn)。 VHDL 誕生于 1982 年。 1987 年底， VHDL 被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡稱 87 版 ） 之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL 接口。此后 VHDL 在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。 1993 年， IEEE 對 VHDL 進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的10761993 版本，（簡稱 93版）。現(xiàn)在， VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言 。有專家認(rèn)為，在新的世紀(jì)中， VHDL 與 Verilog 語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。 Verilog HDL 語言可讀性強，易于修改和發(fā)現(xiàn)錯誤，覆蓋面廣，描述能力強，能支持硬件的設(shè)計，驗證，綜合和測試，包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個設(shè)計層次 ， 支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述，因此Verilog HDL幾乎覆蓋了以往各種硬件描述語言的功能，整個自頂向下或自底向上的電路設(shè)計過程都可以用 Verilog HDL 來完成。 2. 2. 2 Verilog HDL 語言的優(yōu)點 1) Verilog HDL 的寬范圍描述 能力使它成為高層次設(shè)計的核心，將設(shè)計人員的工作重心提高到了系統(tǒng)功能的實現(xiàn)與調(diào)試，而花較少的精力于物理實現(xiàn)。 2) Verilog HDL 可以用簡潔明確的代碼描述來進行復(fù)雜控制邏輯的設(shè)計，靈活且方便，而且也便于設(shè)計結(jié)果的交流、保存和重用。 3) Verilog HDL 的設(shè)計不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。 4) Verilog HDL 是一個標(biāo)準(zhǔn)語言，為眾多的 EDA 廠商支持，因此移植性好。 2. 2. 3 Verilog HDL 設(shè)計流程 現(xiàn)在的數(shù)字電路系統(tǒng)規(guī)模特別大，要設(shè)計這么大一個系統(tǒng)，一般都是由總設(shè)計師把整個硬件設(shè)計任務(wù)劃分成若干個部 分，編出相應(yīng)的模型（行為的或者結(jié)構(gòu)的），通過仿真加以驗證后，在把各個模塊分配給下面的工程師。下面的工程師再細化手中的工作。這樣可以把一個大的系統(tǒng)分成很多的小系統(tǒng)分開給多人設(shè)計，從而提高設(shè)計的速度和縮短開發(fā)周期。而且有的部分可以利用 IP 核（一些成熟的商業(yè)模塊）的使用權(quán)，更為有效的開發(fā)。這樣的一個設(shè)計概念叫做自頂向下（ TOPDOWN）。 基于 FPGA 的電話卡計費器設(shè)計 8 自頂向下的設(shè)計就是從系統(tǒng)級開始，把系統(tǒng)分成若干個基本單元，然后把這些基本單元劃分成下一層的基本單元，一直這樣下去，一直可以用 EDA 元件庫中的基本元件實現(xiàn)。 Verilog HDL 的設(shè)計流程一般是： 1) 文本編輯：用任何文本編輯器都可以進行，也可以用專用的 HDL 編輯環(huán)境。通常 Verilog HDL 文件保存為 .vhd 文件。 2) 功能仿真：將文件調(diào)入 HDL 仿真軟件進行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設(shè)計可以跳過這一步，只有在布線完成之后，才進行時序仿真）。 3) 邏輯綜合：將源文件調(diào)入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式。邏輯綜合軟件會生成 .bdf 的 EDA 工業(yè)標(biāo)準(zhǔn)文件。 4) 布線布局：將 .bdf 文件調(diào)入 CPLD 廠家提供的軟件進行布線，即把設(shè)計好的邏輯安放到 CPLD/FPGA 內(nèi)。 5) 時序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時序（也叫后仿真）。 2. 3 Quartus Ⅱ簡介 Quartus II 是 Altera公司 的綜合性 PLD/FPGA開發(fā) 軟件 ， 支持原理圖、 VHDL、Verilog HDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及 仿真器 ，可以完成從設(shè)計輸入到硬件配置的完整 PLD 設(shè)計流程。 該軟件具有開發(fā)性、與結(jié)構(gòu)無關(guān)、多平臺、完全集成化、豐富的設(shè)計庫、模塊化設(shè)計。該軟件方便易用，功能齊全，是非常先進的 EDA工具軟件。 Quartus II 特點 （ 1） 最易使用的 CPLD 設(shè)計軟件 （ 2） Quartus II 給 MAX+plus II用戶帶來優(yōu)勢 （ 3） 器件支持 （ 4） FPGA 設(shè)計流程 （ 5） 系統(tǒng)設(shè)計技術(shù) （ 6） 時序逼近方法 （ 7） 驗證方案 （ 8） Quartus II 軟件簡化了 Hardcopy 設(shè)計 （ 9） 強大的軟件開發(fā)工具 Quartus II 基于 FPGA 的電話卡計費器設(shè)計 9 3. 原理與模塊介紹 3. 1 電話卡計費器設(shè)計原理 3. 1. 1 電話卡計費器的控制要求 為了使電話卡計費器能夠正常穩(wěn)定運行，在設(shè)計時應(yīng)考慮到如下幾點： 在插入電話卡的同時，電話計費器的控制模塊開始工作，這里我們用一個開關(guān)模擬讀卡。 電話計費控制器與正常通話計費、計時模塊相連，以實現(xiàn)整個系統(tǒng)的計費計時功能。 如果卡內(nèi)余額不 足，報警模塊將實現(xiàn)報警功能，報警模式采用光報警，并且當(dāng)告警時間過長（如超過 1 分鐘）時自動切斷通話信號 ,系統(tǒng)不工作。 計費計時模塊與顯示模塊相連，顯示模塊應(yīng)實現(xiàn)對通話時間以及對話費余額的顯示功能。其計費一般過程可概括為：用戶插入電話卡→整個系統(tǒng)開始運行→顯示卡內(nèi)余額。由于沒有信號接受器，該系統(tǒng)將由外部輸入通話類型（市話、國內(nèi) /國際長途、特殊電話等）。如果選擇通話，計費系統(tǒng)將話費余額與所選通話類型計費率進行比較。如果話費余額小于費率值，則禁止通話且報警提示；如果話費余額大于等于通話二分鐘門限 , 是正常通話狀 態(tài) , 通話指示燈亮；如果話費余額大于或等于費率值并且小于通話二分鐘門限，則進入通話報警狀態(tài)，表示通話時間不足一分鐘，通話報警燈亮且當(dāng)告警時間過長（如超過 1分鐘）時自動切斷通話信號 ,系統(tǒng)不工作。 根據(jù)電話計費器的工作過程，本系統(tǒng)采用分層次化、分模塊的方式設(shè)計，本系統(tǒng)設(shè)計的系統(tǒng)組成框圖如圖 所示三個模塊：控制與計費模塊、顯示模塊和報警模塊。如圖中虛線框所示?？刂婆c計費模塊完成計費功能并產(chǎn)生控制信號，控制另外兩個模塊。顯示模塊動態(tài)顯示通話時間與通話余額計費等信息。報警模塊是根據(jù)通話中出現(xiàn)的報警信息，及時給 出光報警。 基于 FPGA 的電話卡計費器設(shè)計 10 電 話 計費 控 制器 時 鐘 正 常 通 話計 費 計 時模 塊 顯 示方 式 通話計時顯示 話費 余額顯示 余 額 不 足 報 警 插入電話卡 圖 系統(tǒng)設(shè)計組成框圖 3. 1. 2 方案設(shè)計和功能分割 本系統(tǒng)采用層次化、模塊化的設(shè)計方法，設(shè)計順序采用自頂向下設(shè)計。首先實現(xiàn)系統(tǒng)總體框圖中各子模塊然后由頂層模塊調(diào)用各子模塊實現(xiàn)整個系統(tǒng)。為了便于 BCD 碼顯示，這里時間和費用計數(shù)器均采用十進制表示。 3. 2 各功能模塊的設(shè)計和實現(xiàn) 3. 2. 1 控制與計費模塊 計費計時模塊是整個 IC 電話計費器的核心部分。它主要完成用戶通話過程的計時、計費功能，且能夠根據(jù)當(dāng)前通話的種類 (國際長途 2 元 /分，國內(nèi)長途 1元 /分、市話 元 /分、特話 /分 )進行相應(yīng)的扣費，其通話時間和卡值余額 (最大余額為 元 )信息每分鐘更新一次，并能在用戶通話時其卡內(nèi)余額不足以繼續(xù)通話時能通過告警信號提示用戶，并在之后強制結(jié)束通話 ，其整個過程如下圖 所示。 基于 FPGA 的電話卡計費器設(shè)計 11 0 1 1 0 1 0 圖 控制與設(shè)計模塊流程圖 3. 2. 2 顯示模塊 該模塊經(jīng)過 3 選 1 選擇器將余額信息 (4位 BCD 碼以元為單位 )、計時信息 (4位 BCD 碼以秒為單位 )動態(tài)顯示輸出，并可進行時間和余額的切換，其整個過程如下圖 所示。 余額 remain費率 cost 余額 remain底線 line 選擇通話類型 style[1:0] 00特殊通話 ,01市話 ,10國內(nèi)長途 ,11國際長途 進入報警模塊 通話 state=1， 繼續(xù)報警warn=1 正常通話 state=1， 不報警 warn=0 enable 所有顯示清零 開始計時計費 開始 基于 FPGA 的電話卡計費器設(shè)計 12 0 1 1 0 圖 顯示模塊流程圖 3. 2. 3 報警模塊 該模塊的功能是產(chǎn)生光報警信號，提示用戶卡內(nèi)余額不足。當(dāng)報警條件滿足時，通話指示燈亮或聲音提示，其整個過程如下圖 所示。 0 1 11 10 圖 報警模塊流程圖 當(dāng)前狀態(tài) 使能開關(guān) 顯示零 計時，計費 下一狀態(tài) 余額相應(yīng)減少 正常計時 下一狀態(tài) 下一狀態(tài) 計時 count_time60 當(dāng)前狀態(tài) state=1 繼續(xù)通話 切斷通話 報警 warn=1， 繼續(xù)通話 報警 warn 報警，通話信號 基于 FPGA 的電話卡計費器設(shè)計 13 4. 軟件設(shè)計方案 4. 1 系統(tǒng)的軟件設(shè)計 4. 1. 1 軟件整體設(shè)計 本系統(tǒng)設(shè)計的系統(tǒng)組成框圖包括三個模塊：控制與計費模塊、顯示模塊和報警模塊?？刂婆c計費模塊完成計費功能并產(chǎn)生控制信號，控制另外兩個模塊。顯示模塊動態(tài)顯示通話時間與通話余額計費等信息。報警模塊是根據(jù)通話中出現(xiàn)的報警信息 , 及時給出聲、光或者聲光報警。本系統(tǒng)采用 Verilog HDL 硬件描述語言進 行設(shè)計。 4. 1. 2 軟件編程思路 計時方式 設(shè)計為秒信號，采用開發(fā)板的時鐘信號為 50M HZ 的時鐘，故需要分頻50000_0000 次，這樣才得到秒信號。一開始需要撥上開關(guān)一 (模擬卡的插入與拔出開關(guān)），表示開始通話，并顯示余額。 計費系統(tǒng) 開關(guān)一撥上以后，采用數(shù)碼管顯示卡的余額 ,這時候不計費 .系統(tǒng)采用兩個開關(guān)控制話務(wù)種類（返回信號可自己輸入），“ 00