北郵asic實驗報告(3,1,8)卷積碼編碼器(編輯修改稿)
2024-08-30 01:30 本頁面
【文章內(nèi)容簡介】 ut)。Input clear,clk,in。output[7:0] out。reg[7:0] out。wire clear,clk,in。always @(posedge clk or posedge clear)beginif(clear==1)out[7:0]=8’b0。elsebeginout[7]=in。out[6]=out[7]。out[5]=out[6]。out[4]=out[5]。out[3]=out[4]。out[2]=out[3]。out[1]=out[2]。out[0]=out[1]。endendendmodule（4）整合模塊`include “”//將各模塊加入文件`include “”`include “”module bianma(rst,clk,in,out,clk1)。input rst,clk,in。output out。output clk1。wire clr,clk,in,clk1,rst。wire[7:0] k。wire[2:0] sel。reg g0,g1,g2。fenping f1(.clk(clk),.clear(clr),.clk1(clk1),.count(sel))。//分頻器實例化wyjc_8 w1(.clear(clr),.clk(clk1),.in(in),.out(k))。//移位寄存器實例化mux_4_1 m1(.clk1(clk1),.in(in),.kin(k),.clk(clk),.sel(sel[1:0]),.out(out))。//多路選擇器實例化assign clr=~rst。//復(fù)位信號翻轉(zhuǎn)endmodule （5）測試程序timescale 1 ns/ 1 nsmodule bianma_test1。reg clk,rst,in,code,flag。wire out,clk1。integer I,j,r_seed。reg[31:0] a。reg[15:0] c0,c1,c2。bianma b1(.clk1(clk1),.clk(clk),.rst(rst),.in(in),.out(out))。initial clk=0。//時鐘產(chǎn)生always 5 clk=~clk。initial//復(fù)位部分beg
試題試卷相關(guān)推薦
鄂ICP備17016276號-1