【文章內(nèi)容簡介】 處理能力，從而獲得高速的運算能力。很多 DSP 有兩套或者兩套以上的內(nèi)部數(shù)據(jù)總線，這種總線 結(jié)構(gòu)稱為修正的哈佛結(jié)構(gòu)。對于乘法或者加法等運算，一條指令 畢業(yè)設計（論文） 第 6 頁 共 52 頁 要從存儲器中取兩個操作數(shù)，多套數(shù)據(jù)總線就使得兩個操作數(shù)可以同時取得。 TI公司的 DSP 采用改進型的哈佛結(jié)構(gòu)，改進之處有三點。第一，數(shù)據(jù)總線和程序總線之間的局部交叉鏈接。第二，具有高速緩存器。總線之間的交叉使得程序和數(shù)據(jù)之間的信息傳遞更加靈活、方便，運行數(shù)據(jù)存在程序存儲區(qū)中，并被算術運算指令直接使用。第三，設置高速緩存器，可以省去從存儲器中讀取指令的時間，大大提高了運行速度。 (2) 流水線技術 所謂流水線操作，就是取指令和執(zhí)行指令可以同時進行，從而減少 指令的執(zhí)行時間，進一步增強處理器的數(shù)據(jù)處理能力。流水線技術是提高 DSP 程序執(zhí)行效率的一個重要手段。流水線技術使兩個或者更多的不同操作可以重疊執(zhí)行。在處理結(jié)構(gòu)上，每條指令的執(zhí)行分為取指、解碼、執(zhí)行等若干階段，每個階段稱為一級流水。流水處理使得若干條指令的不同執(zhí)行階段并行執(zhí)行 ， 而能夠提高程序執(zhí)行速度 。 流水線的深度為二級以上，不同產(chǎn)品的流水線深度也不同。模擬設備公司的 ADSP 深度為二級， TI 公司的 TMS320C54 為五級，也就是說可以同時運行 5條指令。 對于流水線編程還有一個延遲間隙（ Delay Slot）的問題 ，即有些指令的執(zhí)行時間不是單個周期，指令結(jié)果可以使用前一個或者幾個周期的等待時間，稱為延遲間隙。采用線性匯編語言編程，程序效率可以達到標準匯編程序效率 的 95%— 100%。 (3) 特殊的指令系統(tǒng) DSP 芯片通常都有一套自己的特殊指令，這個指令系統(tǒng)都是專門為數(shù)字信號處理而設計的。 (4) 采用硬件乘法器 一般計算機沒有硬件乘法器，它的算術邏輯單元只能完成兩個操作數(shù)的加、減和邏輯運算，而乘法和除法時由加法和 移 位來實現(xiàn)，因此在一般的計算機上實現(xiàn)乘法和除法很費時間。但是在信號處理中，又有大量的乘法運算，所以， DSP芯片都有專門的硬件乘法器， TMS320C54x 系列 DSP 就有兩個乘法器。另一方面，各種算法也在不斷地改進，盡量減少乘法運算。通過硬件乘法器和算法的改進，基本上解決了乘法運算速度的瓶頸問題。硬件乘法器是 DSP 區(qū)別于通用微處理器的一個重要標志。 (5) 支持多種尋址方式 DSP 處理大量的數(shù)據(jù)，這些數(shù)據(jù)都存放在片內(nèi) 或者 片外存儲器上。伴隨著頻繁的數(shù)據(jù)訪問，數(shù)據(jù)地址的計算時間也線性增長，有時計算地址的時間比實際的算術操作還長。因此，在地址計算上作特殊考慮。 DSP 通常都有支持地址計算的算術單元 —— 地址產(chǎn)生器。地址產(chǎn)生器 與 ALU 并行工作，因此地址的計算不再額外占用 CPU 時間。由于有些算法通常需要一次從存儲器中取兩個操作數(shù)，因 畢業(yè)設計（論文） 第 7 頁 共 52 頁 此 DSP 內(nèi)的地址產(chǎn)生器一般也有兩個。 DSP 的地址產(chǎn)生器一般都支持間接尋址。 (6) 高速的時鐘周期和強大的處理能力 DSP 芯片的主頻和處理能力不斷地提高， TMS320C5000 系列 DSP 的 主頻已經(jīng)達到 200MHz。最初的芯片時鐘周期也將達到 600MHz～ 800MHz，處理能力將達到（ 4800～ 6400）兆條指令 /s。 TI 宣稱到 20xx 年，其 DSP 的處理能力可以達到3 10E6 兆條指令 /s。 (7) 設有 片內(nèi)存儲器和內(nèi)存接口 由于 DSP 面向的是數(shù)據(jù)密集型應用，因此存儲器訪問速度對處理器的性能影響很大。通用微處理器的特點是程序一般都很大，片內(nèi)存儲器不會給處理器性能帶來明顯改善。因此現(xiàn)在微處理器片內(nèi)一般不設 ROM（存儲程序）和 RAM（存儲數(shù)據(jù)），但是集成有高速緩存（ Cache）。而 DSP 算法的特點是需要大量的簡單計算，其相應的程序比較短小。將程序指令存放 DSP 芯片內(nèi)可以減少指令的傳輸時間，并有效緩解芯片外部總線接口的壓力。除了片內(nèi)程序存儲器外， DSP 芯片一般還集成數(shù)據(jù) RAM，用于存放參數(shù)和數(shù)據(jù)。片內(nèi)數(shù)據(jù)存儲器不 存在外部存儲器的總線競爭問題和訪問速度不匹配問題，因此訪問速度快，可以緩解 DSP 的數(shù)據(jù)瓶頸，充分利用 DSP 強大的處理能力。 CSSU 單元概述 比較、 選擇和存儲單元是 TMS320C54X 器件專門為 Viterbi 算法設計的加法、比較、選擇（ ACS）操作的硬件單元。其功能框圖如圖 21 所示。 CSSU 支持信道譯碼器所用的各種 Viterbi 算法。 Viterbi 算法的加法、比較、p TRN TC mux MSW/LSW SELECT 16 EB15EB0 From barrel shifter From accumulator A From accumulator B CSSU 圖 21 CSSU 功能框圖 畢業(yè)設計（論文） 第 8 頁 共 52 頁 選擇操作的來此加法運算由 ALU 完成。將 ST1 中的 C16 位置 1， ALU 被設為雙 16位工作模式，這樣 就可以在一個機器周期內(nèi)同時完成倆次加法運算。倆次加法運算的結(jié)果分別放在了累加器的高 16 位和低 16 位。 CSSU 通過 CMPS 指令完成比較、選擇操作 [7]。 完成累加器 B 的高位字和低位字之間的比較，然后將累加器中的較大的字放在數(shù)據(jù)存儲器中，同時 TRN 左移 1 位，將 0 或 1 存入 TRN 的第 0 位及 ST0 的 TC位。如此可以利用優(yōu)化的片內(nèi)硬件促進 Viterbi 的蝶形運算。 CCS 概述 CCS 是一個完整的 DSP 集成開發(fā)環(huán)境，包括了編輯、編譯、匯編、鏈接、軟件模擬、調(diào)試等幾乎所有需要的軟件，是目前使用最為廣泛的 DSP 開發(fā)軟件之一。它有兩種工作模式，一是軟件仿真器，即脫離 DSP 芯片，在 PC 上模擬DSP 指令集與工作機制，主要用于前期算法和調(diào)試；二是硬件開發(fā)板相結(jié)合在線編程，即實時運行在 DSP 芯片上，可以在線編制和調(diào)試應用程序。 CCS 支持如 圖 22 所示的開發(fā)周期的所有階段 [7]。 圖 22 ccs 開發(fā)階段 本章小結(jié) 本章著重介紹 DSP 的特點與集成開發(fā)環(huán)境 CCS。 本論文選用的是 TMS320C54x系列的 DSP 芯片，一是因為 C54X 系列因其片內(nèi)特殊的單元結(jié)構(gòu)，能夠快速完成Viterbi 運算，其二是由于 數(shù)字化時代的到來已經(jīng)是一個不可逆轉(zhuǎn)的趨勢，數(shù)字產(chǎn)品必將代替模擬產(chǎn)品，而數(shù)字信號處理器 (DSP)正是這場數(shù)字化革命的核心。 設計 前期算法規(guī)劃 編輯和編譯 創(chuàng)建工程文件、源文件、配置文件 調(diào)試 語法調(diào)試、斷點調(diào)試和日志保存 分析 實時調(diào)試、分析統(tǒng)計和跟蹤 畢業(yè)設計（論文） 第 9 頁 共 52 頁 基礎 卷積 碼的概述 卷積碼基本原理 卷積碼通常記作 ( n， k， N)。它將輸入信息序列分成長度為 k 的碼段 ,然后按照既定編碼規(guī)則 ,將 k 位碼元編碼成為 n 比特 ,構(gòu)成一個碼字。 N 表示約束長度 ,代表編碼后的 n 位碼元不僅與當前輸入碼段有關 , 而且與前面 N1 個輸入碼段的信息有關。編碼效率為 k / n。卷積碼的糾錯能力隨著 N 的增加而增 大 ,而差錯率則隨著 N 的增加呈指數(shù)下降 [17]。 如果給定一個卷積碼的生成多項式，就可以根據(jù)這個生成多項式將相應時刻輸入的數(shù)據(jù)相異或（模 2 加），產(chǎn)生新的編碼輸出。圖 31 就是一個（ 2,1,9）卷積碼編碼器的基本結(jié)構(gòu)。 圖 31 （ 2,1,9）編碼器結(jié)構(gòu) 卷積 碼的糾錯能力 卷積碼 ( n， k， N)主要用來糾隨機錯誤，編碼復雜度可用編碼約束長度 N*n來表示。 衡量卷積碼的糾錯能力是用它的距離特性（距離是指兩個碼字中對應位取值不同的個數(shù)）來描述的。由于卷積碼的糾錯能力與它采用的 譯碼方法有很大關系，因此不同的譯碼方法就有不同的距離度量。 本文采用了的譯碼方式是概率譯碼 —— Viterbi 譯碼，衡量概率譯碼糾錯能力是用自由距離 df 來描述。在卷積碼（ n， k， N）中，若自由距離為 df，則能在N+1 連續(xù)段內(nèi)糾正（ df1） /2（向下取整）個隨機錯誤 [1]。 D D D D D D D D 信息比特 （輸入） c0 編碼輸出 c1 編碼輸出 畢業(yè)設計（論文） 第 10 頁 共 52 頁 卷積碼的表示方法 卷積編碼可以用生成多項式表示， 如果我們將參與異或的位設為 1，不參與異或的位設為 0，那么對應于 c0 可以得到一個二進制碼字 111101011，對應于 c1可以得到一個二進制碼字 101110001。這就是卷積碼生成的 碼字，只要生成碼字確定了，該卷積碼的碼型也就選定了。通常，生成碼字還可以用時延算子來表示 84321)(1 DDDDDG ????? （ 31） 875321)(0 DDDDDDDG ??????? （ 32） 式（ 31）和（ 32）中， D 代表時延算子， D 的冪表示延遲時間單元數(shù)， D表示延遲 1bit，即上個時刻輸入碼元， D2 表示延遲 2bit，即上兩個時刻輸入碼元，以此類推。假設輸入碼元序列為 111101011........，用時延算子表示為 ...1)( 7532 ??????? DDDDDDU （ 33） 則輸出編碼序列也可用時延算子表示為 )(1)()(1 DGDUDC ? （ 34） )(0)()(0 DGDUDC ? （ 35） 根據(jù) C1(D)， C0(D)的時延算子表達式，即可求出編碼輸出序列 C0,C1。 可以證明，式（ 34）和（ 35）與時域運算 c1=u*g1 和 c0=u*g0 是等效的，符號 *代表卷積運算，編碼輸出序列 c0,c1 是輸入信息序列 u 與編碼器生成多項式的卷積，這就是卷積碼名稱的由來。 當然，我們也可以用圖解法表示，如碼樹圖、狀態(tài)圖和網(wǎng)格圖。通過卷積碼的幾何描述表示，可以非常清楚和直觀地觀察編碼和解碼的過程。 以約束度 為 3 的卷積碼為例，將輸入的最近兩個時刻的數(shù)據(jù)作為狀態(tài)，則寄存器總的狀態(tài)數(shù)有 22=4 種，其狀態(tài)標號為 a（ 00）， b（ 01）， c（ 10）和 d（ 11）。按時間展開，對應每個狀態(tài)值指出去的上支路（實線）表示最新輸入數(shù)據(jù)為 0，下支路（虛線）表示最新輸入數(shù)據(jù)為 1，則 編碼過程的網(wǎng)狀圖如圖 32 所示。 同樣按時間展開，還可以生成（ 2,1,3）卷積碼的樹狀圖，如圖 33 所示。 圖 32 卷積碼網(wǎng)格圖 狀態(tài) a（ 00) 狀態(tài) b（ 01） 狀態(tài) c（ 10） 狀態(tài) d（ 11） 畢業(yè)設計（論文） 第 11 頁 共 52 頁 Viterbi 譯碼 的概述 卷積碼的譯碼方式可以分為兩大類：代數(shù)譯碼和概率譯碼。代數(shù)譯碼時利用編碼本身的代數(shù)結(jié)構(gòu)進行解碼，不考慮信道的統(tǒng)計特性。大數(shù)邏輯譯碼，又稱門限譯碼，是卷積碼代數(shù)譯碼的最主要的一種方式。大數(shù)邏輯譯碼對于約束長度較短的卷積碼最為有效，而且設備較簡單。概率譯碼（又稱最大似然譯碼）則是基于信道的統(tǒng)計特性和卷積碼的特點進行計算。首先由沃曾 克拉夫特針對無記憶信道提出的 序列 譯碼就是概率譯碼方式之一；另一種概率譯碼方式是維特比算法。當碼 的約束長度較短時，它比 序列 譯碼算法的效率更高，速度更快，目前得到廣泛的應用。 維特比譯碼器是一種最大似然解碼器。設信道輸出的 R 是一個二進制 (或四進制 )序列，而譯碼器的輸出是一個信息序列 M 的估值序列 M’。譯碼器的基本任務就是根據(jù)一套譯碼規(guī)則，根據(jù)接收序列 R 給出與發(fā)送的信息序列 M 最接近的估值序列 M’。由于 M 與碼字 C 之間存在一一對應關系，所以這等價于譯碼器根據(jù) R 產(chǎn)生一個 C 的估值序列 C’。顯然，當且僅當 C’=C 和 M’=M 時 ，譯碼器正確譯碼。 當給定接收序列 R 時，譯碼器的條件譯碼錯誤概率定義為 39。( / ) ( / )P E R P C C R?? （ 36） 所以譯碼器的錯誤譯碼概率： ( / ) ( )EP P E R P R? ? （ 37） ()PR是接收 R 的概率，與估值序列無關，所以譯碼錯誤概率最小的最佳譯碼規(guī)則是使 EP 最小，這等價于使