【文章內(nèi)容簡(jiǎn)介】 開(kāi)發(fā) 和應(yīng)用 的大部分工作都集中 在 數(shù)字邏輯上 ，模擬電路及數(shù)?；?合電路的可編程技術(shù)在未來(lái)將得到進(jìn)一步發(fā)展。 FPGA 結(jié)構(gòu)及其特點(diǎn) FPGA 結(jié)構(gòu)一般 分為三部分，可編程邏輯塊，可編程 I/O 模塊 和 可編程 內(nèi)部 連線 。 FPGA 的 發(fā)展非常迅速，形成了 各 種 不同的 結(jié)構(gòu)。按邏輯 功能 模塊的大小分類， FPGA可以 分為細(xì)粒度 FPGA 和 粗粒度 FPGA。細(xì)粒度 FPGA 的 邏輯功能塊比較小，資源可以充分利用，但是隨著 設(shè)計(jì) 密度 的 增加 ， 信號(hào)不得不通過(guò)許多開(kāi)關(guān)，路由延遲也快速增加，從而削弱了整體性能，導(dǎo)致速度降低；粗粒度 FPGA 的 邏輯功能塊規(guī)模大 ， 功能強(qiáng)，可以用較少 的功能塊和內(nèi)部連線就能完成較復(fù)雜的邏輯功能， 易于 獲得較好的性能，但其缺點(diǎn)是資源不能充分利用。從 邏輯功能 的 結(jié)構(gòu) 上 分類 ，可分為查找表結(jié)構(gòu)、多路開(kāi)關(guān)結(jié)構(gòu) 和多級(jí)與非門(mén)結(jié)構(gòu)。根據(jù) FPGA 內(nèi)部連線的 結(jié)構(gòu)不同，可分為分段互聯(lián)型 FPGA 和 連續(xù)互 連性 、 型 FPGA 兩種 。分段互連型 FPGA 中 具有多種不同長(zhǎng)度的金屬線， 各 金屬 線段之間 通過(guò)開(kāi)關(guān) 矩陣 或反熔絲編程鏈接，走線靈活方便， 但 走線 延時(shí) 無(wú)法預(yù)測(cè)；連續(xù)互連型 FPGA是 利用相同長(zhǎng)度的金屬線， 連接 與距離遠(yuǎn)近無(wú)關(guān)，布局走線是固定的和可預(yù)測(cè)的。 根據(jù)編程方式， FPGA 可 分為一次編程型和可重復(fù)編 程型兩類。一次編程型 采用反 熔絲開(kāi)關(guān)元件，具有體積 小 、集成密度高、互 連 線特性阻抗 低 、寄生電容小和高速度的特點(diǎn)，此外還具有 加密位 、防拷貝、抗輻射、抗干擾、不需外接 PROM 或 EPROM 的 特點(diǎn)，但只能一次編程 。 可重復(fù)編程 型 FPGA 采用 SRAM 開(kāi)關(guān) 元件或快閃 EPROM 控制的開(kāi)關(guān)元件 ，配置數(shù)據(jù)存儲(chǔ) 在 SRAM 或 快閃 EPROM 中 。 SRAM 型 FPGA 的突出優(yōu)點(diǎn) 是可反復(fù)編程，系統(tǒng)上電 時(shí) ，給FPGA 加載不同 的配置數(shù)據(jù)就可以完成不同的硬件 功能 ，甚至在系統(tǒng)運(yùn)行 中 改變配置， 實(shí)現(xiàn) 系統(tǒng)功能的動(dòng)態(tài)重構(gòu)?？扉W EPROM 型 FPGA 具有非易失性和 可重復(fù)編程的雙重優(yōu)點(diǎn)，但不能動(dòng)態(tài)重構(gòu)，功耗也較 SRAM 型 高。 VHDL 介紹 VHDL 簡(jiǎn)介 VHDL 是一種 硬件描述語(yǔ)言，它 可以對(duì) 電子電路系統(tǒng)和系統(tǒng)的行為進(jìn)行描述。 基于這種描述 ，結(jié)合相關(guān)的軟件工具，可以得到所期望的實(shí)際電路系統(tǒng)。 8 VHDL 是 VHSIC Hardwar Description Language（ VHSIC 硬件描述語(yǔ)言 ） 。 VHSIC 是 Very High Speed Integrated Circuit HDL（超高速 集成電路 硬件描述語(yǔ)言）的 縮寫(xiě)， 是 在 ADA語(yǔ)言基礎(chǔ)上 發(fā)展起來(lái)的硬件 描述語(yǔ)言 。是 20 世紀(jì) 80 年代 在美國(guó)國(guó)防部資助下 始創(chuàng) 的，并 最終導(dǎo)致了 VHDL 語(yǔ)言的 出現(xiàn) 。它 的第一個(gè) 規(guī)范版本 為 VHDL 87， VHDL 93 是 其后續(xù) 的升級(jí)版本 。 使用 VHDL 語(yǔ)言 描述 的 電路 ， 可以進(jìn)行綜合與仿真。然而 ， 值得注意的是，盡管所有VHDL 代碼 都是可仿真的，但并不是所有代碼都 是 可綜合 的 。 VHDL 語(yǔ)言 被廣泛 使用 的基本原 因 在于 它 是一種標(biāo)準(zhǔn)語(yǔ)言，是與工具和工藝無(wú)關(guān)的，從而可以方便的進(jìn)行移植和重用。VHDL 語(yǔ)言 的兩個(gè)最直接的應(yīng)用領(lǐng)域是可編程邏輯器件和 專用集成的電路 ，其中可編程邏輯器件包括 復(fù)雜 可編程邏輯器件和現(xiàn)場(chǎng)可 編程門(mén)陣列。一段 VHDL 代碼 編寫(xiě)完成后，用戶可以使用可編程邏輯器件來(lái)實(shí)現(xiàn)整個(gè)電路。 VHDL 語(yǔ)言 與常規(guī)的順序執(zhí)行的計(jì)算機(jī)程序不同， VHDL 從根本 上將是并發(fā)執(zhí)行的。因此 ， 我們通常稱之為代碼 ， 而不是程序。在 VHDL中 ，只有在進(jìn)程 （ PROCESS），函數(shù) (FUNCTION)和過(guò)程 (PROCEDURE)內(nèi)部的語(yǔ)句才是 順序 執(zhí)行的。 VHDL 代碼結(jié)構(gòu) 1．代碼基本單元 一段獨(dú)立的 VHDL 代碼 至少包含 3 個(gè) 組成部分： 庫(kù) （ LIBRARY）聲明 ：列出了當(dāng)前 設(shè)計(jì)中 需要用到的所有庫(kù)文件，如 ieee,std 和 work等 。 實(shí)體 (ENTITY)：定義了 電路的輸入 /輸出 引腳。 構(gòu)造體 (ARCHITECTURE)： 所包含的代碼描述了電路要實(shí)現(xiàn)的功能。 庫(kù)聲明： 使用一個(gè)庫(kù)之前， 需要首先對(duì) 庫(kù)進(jìn)行聲明。經(jīng)過(guò) 聲明 之后，在設(shè)計(jì)中就可以調(diào)用庫(kù)中的代碼了。 庫(kù) 的聲明 方式 如下 ： LIBRARY libray_name。 USE 。 其中 LIBRARY 和 USE 是 VHDL 保留的 關(guān)鍵字。 9 實(shí)體 ：是用來(lái)描述電路的所有輸入 /輸出 引腳 ， 其語(yǔ)法結(jié)構(gòu)如下： ENTITY entity_name IS POQT ( Pore_name:signal_model signal_type。 Pore_name:signal_model signal_type。 ?)。 END entity_name。 端口的信號(hào) 模式是 以下 4中 之一： IN,OUT,INOUT,BUFFER。 ENTITY 名稱的選取 沒(méi)有嚴(yán)格的規(guī)定，但須 注意 不要與 VHDL 保留的 關(guān)鍵字發(fā)生沖突。 構(gòu)造體：構(gòu)造體 中的代碼用來(lái)描述電路 行為 和實(shí)現(xiàn)的功能 ， 其語(yǔ)法結(jié)構(gòu)如下： ARCHITECTURE architecture_name OF entity_name IS [declarations] BEGIN (code) END architecture_name。 從語(yǔ)法結(jié)構(gòu)中 可以看 到 ，一個(gè) ARCHITECTURE 包含兩部分： 聲明部分（ 可選 ） ， 用于對(duì)信號(hào)和常量等進(jìn)行聲明；代碼部分（ BEGIN 和 END 之間的部分 ） ， 用 來(lái)描述 電路的行為或工 功能 。與 ENTITY 一樣 ，可以采用除 VHDL 關(guān)鍵字以外 的 任何 名稱為 ARCHITECTURE 命名 ，并且允許和 ENTITY 具有 相同的名稱。 VHDL 語(yǔ)言設(shè)計(jì)硬件電路 的 優(yōu)點(diǎn) 支持 結(jié)構(gòu)化和自頂向下的設(shè)計(jì)方法，這樣非常便與設(shè)計(jì)的模塊化。設(shè)計(jì)者從系統(tǒng)整體要求出發(fā) ， 自上而下將系統(tǒng)內(nèi)容細(xì)化，最后將模塊組合成完整的整體設(shè)計(jì)。 具有 多層次描述和仿真系統(tǒng)硬件功能的能力，可以從系統(tǒng)到門(mén)級(jí)電路不同層次對(duì)數(shù)字進(jìn)行建模和描述，不同的描述還可以混合使用，大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性，縮短了產(chǎn)品開(kāi)發(fā)周期。 是一種 工業(yè)語(yǔ)言，設(shè)計(jì)者， EDA 開(kāi)發(fā)工具的 供應(yīng)商和 IC 芯片 生產(chǎn)商都要遵循這一標(biāo)準(zhǔn)，因此它具有設(shè)計(jì)和開(kāi)發(fā)環(huán)境，具有電路實(shí)現(xiàn)工藝以及采用的實(shí)現(xiàn)芯片 無(wú)關(guān) 的 10 特點(diǎn) ， 設(shè)計(jì)成果便于移植，交流和二次開(kāi)發(fā)。另外由于 其 語(yǔ)法 嚴(yán)格 ，是強(qiáng)類型語(yǔ)言，因此涉及安全性好，也便于閱讀。 即 支持傳輸延時(shí)也支持慣性延遲，不僅可以很好地描述系統(tǒng)和電路的邏輯功能，也可以真實(shí)地反映系統(tǒng)和電路的時(shí)間特性。 可以 支持各種不同類型的數(shù)字電路和系統(tǒng)的設(shè)計(jì)。既支持 同步電路 也支持 異步電路 ；既支持 TTL 電路 ，也支持 CMOS 電路 ；即可以采用 CPLD 芯片實(shí)現(xiàn) ，也可以采用FPGA 芯片實(shí)現(xiàn)。 Quartus II QuartusⅡ簡(jiǎn)介 QuartusⅡ 是 Altera 公 司 在 21世紀(jì) 初推出的可編程邏輯器件的集成開(kāi)發(fā)軟件，這個(gè)軟件是該公司前一代可 編程 邏輯器件 集成開(kāi)發(fā)軟件 MAX+PLUSⅡ 的 更新?lián)Q代產(chǎn)品。QuartusⅡ 集成 開(kāi)發(fā)軟件支持可編程邏輯器件開(kāi)發(fā)的整個(gè)過(guò)程，它提供一種與器件結(jié)構(gòu)五官的設(shè)計(jì) 環(huán)境 。軟件界面友好 ，使 設(shè)計(jì)者能夠方便的進(jìn)行設(shè)計(jì)輸入 、 設(shè)計(jì)處理和器件編程。 QuartusⅡ 集成開(kāi)發(fā)軟件 不僅支持利用硬件描述語(yǔ)言通過(guò)文本編輯的方 法 完成電路設(shè)計(jì) ， 而且該軟件也提供類似傳統(tǒng)電子設(shè)計(jì)中繪制電路圖的輸入方式。當(dāng) 使用原理圖輸入方式時(shí) ，設(shè)計(jì)者可以很方便 地 使用開(kāi)發(fā)軟件提供的各種元件來(lái)提高 設(shè)計(jì)及速度和設(shè)計(jì)質(zhì)量。 QuartusⅡ設(shè)計(jì)流程 QuartusⅡ 集成 開(kāi)發(fā)軟件的核心是模塊化的編譯器。編譯 器包括 的功能 模塊有 分析 /綜合器 、適配器 、 裝配器、時(shí)序分析器、設(shè)計(jì)輔助模塊和 EDA 網(wǎng)表文件生成 器。 利用 QuartusⅡ 集成開(kāi)發(fā)軟件 進(jìn)行可編程邏輯器件開(kāi)發(fā)的全 部 過(guò)程 包括以下步驟 ：設(shè)計(jì)輸入、綜合、 布局布線 、驗(yàn)證和仿真，以及可編程邏輯器件的編程和配置。 QuartusⅡ集成開(kāi)發(fā)軟件 的功能模塊與可編程邏輯器件開(kāi)發(fā)過(guò)程之間的關(guān)系如圖 22所示 。 設(shè)計(jì)輸入 是將設(shè)計(jì)者所需要 的 電路構(gòu)思已開(kāi)發(fā)軟件要求的形式表達(dá) 出來(lái)。 QuartusⅡ軟件支持 模塊 /原理圖 輸入方式、文本輸入方式、 Core 輸入方式和第三方 EDA 工具 輸入方式等 。 QuartusⅡ 軟件 同時(shí)允許用戶在需要對(duì)器件的編譯或變成進(jìn)行必要的條件約束的環(huán) 11 境下， 使用 分配 編輯 器 設(shè)定 初始設(shè)計(jì)的約束條件。 綜合是 將 HDL 語(yǔ)言、 原理圖等設(shè)計(jì)輸入 依據(jù) 給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，生成門(mén)級(jí)電路，或更底層電路的描述網(wǎng) 表 文件，以供適配器實(shí)現(xiàn)。 適配也稱 為布局布線，這個(gè)步驟利用適配器將邏輯綜合生成的網(wǎng) 表 文件映射到某一具體的器件。該過(guò)程 包括將 設(shè)計(jì)的邏輯和時(shí)序要求 與 器件的可用資源相匹配；將每個(gè)邏輯 功能 分配到最好的邏輯單元 位置 ，進(jìn)行布局和時(shí)序分析；選擇相應(yīng)的互聯(lián)路徑和引腳分配。適配完成后 ， 生成可用于時(shí)序仿真的仿真文件和可用于編程的 編程文件 。 仿真 包括功能 仿真 和時(shí)序仿真。功能仿真 實(shí)在 不考慮期間 延時(shí) 的理想 情況下 仿真設(shè)計(jì)項(xiàng)目， 以 驗(yàn)證 其 邏輯功能的 正確 性 ， 功能仿 真 又稱前仿真。時(shí)序仿真 是在考慮 具體適配器的各種延時(shí)的情況下仿真設(shè)計(jì)項(xiàng)目，它是接近真實(shí)器件 運(yùn)行 特性的 仿真 ，時(shí)序仿真又稱后仿真。 器件 編程與配置是指設(shè)計(jì)輸入編譯成功后，設(shè)計(jì)者試用器件編譯 器 將 編程 文件下載到 實(shí)際器件 的過(guò)程 。 QuartusⅡ 集成開(kāi)發(fā)軟件 允許用戶在 開(kāi)發(fā)過(guò)程中 使用 QuartusⅡ 圖形用戶界面 、 EDA工具 界面和命令執(zhí)行界面。用戶 可以在整個(gè) 開(kāi)發(fā)過(guò)程中使用這些界面中的 任意一個(gè) ，也可以在開(kāi)發(fā)過(guò)程中的不同步驟中使用不同的界面。 上述任何 一步出錯(cuò)，均需要回到 設(shè)計(jì)輸入 階段糾正錯(cuò)誤，并重新按設(shè)計(jì)流程進(jìn)行設(shè)計(jì)。 實(shí)驗(yàn)箱簡(jiǎn)述 本設(shè)計(jì)采用的實(shí)驗(yàn)箱為 LTE_EDA_02F 型 EDA/SOC 實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)，選用的芯片為EP2C5Q208C8。關(guān)于 FPGA/CPLD 器件的配置： 當(dāng)在 QuartusⅡ中完成設(shè)計(jì)后，就應(yīng)當(dāng)將所設(shè)計(jì)的電路下載到 CPLD 芯片中，結(jié)合用戶系統(tǒng)進(jìn)行統(tǒng)一的調(diào)試。針對(duì) CPLD 器件不同的內(nèi)部結(jié)構(gòu)， Altera 公司提供了不同的器件配置方式。 Altera 可編程邏輯器件的配置可通過(guò)編程器、 JATG 接口在線編程及 Altera在線配置三種方式進(jìn)行。 Altera 器件編程的連接硬件包括 ByteBlaster 并口下載電纜， ByteBlasterMV 并口 12 下載電纜， MasterBlaster 串行 /USB 通信電纜， BitBlaster 串口下載電纜。 Altera 公司提供的 EPC EPC EPC16 和 EPC144 等 PROM 配置芯片。本 設(shè)計(jì)采用的 是 ByteBlaster并口下載電纜。 ByteBlaster 并口下載電纜提供兩種下載模式： (AS 模式 )—— 用來(lái)產(chǎn)品定型后，完成對(duì) FPGA 代碼的固化，在下次上電后，能夠自動(dòng)對(duì) FPGA 進(jìn)行配置，使產(chǎn)品獨(dú)立工作； 模式 —— 具有工業(yè)標(biāo)準(zhǔn)的 JTAG 邊界掃描測(cè)試電路 (符合 IEEE ： 1990標(biāo)準(zhǔn) )，用來(lái)調(diào)試 FPGA 或 NiosⅡ CPU，多在產(chǎn)品開(kāi)發(fā)初期使用。 13 第 3 章 系統(tǒng)的設(shè)計(jì) 總體設(shè)計(jì) 出租車計(jì)價(jià)器的設(shè)計(jì)要求 按照計(jì)價(jià)標(biāo)準(zhǔn)能 實(shí)現(xiàn)計(jì)價(jià)功能；實(shí)現(xiàn)預(yù)置功能：能預(yù)置起步價(jià)、每公里收價(jià)、行車加價(jià)里程；實(shí)現(xiàn)模擬功能：能模擬汽車啟動(dòng)、停止、暫停等狀態(tài)。 該計(jì)價(jià)系統(tǒng)可靠性高、成本低、通用性強(qiáng)；該系統(tǒng)在不改變硬件電路的前提下，要具有可以重構(gòu)系統(tǒng)的功能，采用完全相同電路結(jié)構(gòu)，只要根據(jù)各地區(qū)的需求在 VHDL 程序中設(shè)置各參數(shù)，就可以適應(yīng)各地區(qū)出租車不同計(jì)價(jià)標(biāo)準(zhǔn)的需要，還可實(shí)現(xiàn)根據(jù)各地區(qū)需求增加其他功能。 具體計(jì)費(fèi)方式如下 ： 。首先顯示起步價(jià)（本次設(shè)計(jì)起步價(jià)分為 7:00 至 22:00 為 元， 22:00 至 7:00 為 15 元） ,車在行 駛 3 km 以內(nèi)，只收起步價(jià)。 7:00 至 22:00 行駛時(shí)，超過(guò) 3 km 未達(dá) 20km 后在 10 元基礎(chǔ)上每行駛 1km 車價(jià)加 2 元，行駛路程達(dá)到或超過(guò) 20 km 后 ,車費(fèi)變成按每公里 元開(kāi)始計(jì)價(jià)；在 22:00 至7:00 行駛時(shí)，超過(guò) 3 km 未達(dá) 20km 后在 15 元基礎(chǔ)上每行駛 1km 車價(jià)加 4 元，行駛路程達(dá)到或超過(guò) 2