【文章內(nèi)容簡介】 開發(fā) 和應用 的大部分工作都集中 在 數(shù)字邏輯上 ，模擬電路及數(shù)?；?合電路的可編程技術在未來將得到進一步發(fā)展。 FPGA 結構及其特點 FPGA 結構一般 分為三部分，可編程邏輯塊，可編程 I/O 模塊 和 可編程 內(nèi)部 連線 。 FPGA 的 發(fā)展非常迅速，形成了 各 種 不同的 結構。按邏輯 功能 模塊的大小分類， FPGA可以 分為細粒度 FPGA 和 粗粒度 FPGA。細粒度 FPGA 的 邏輯功能塊比較小，資源可以充分利用，但是隨著 設計 密度 的 增加 ， 信號不得不通過許多開關，路由延遲也快速增加，從而削弱了整體性能，導致速度降低；粗粒度 FPGA 的 邏輯功能塊規(guī)模大 ， 功能強，可以用較少 的功能塊和內(nèi)部連線就能完成較復雜的邏輯功能， 易于 獲得較好的性能，但其缺點是資源不能充分利用。從 邏輯功能 的 結構 上 分類 ，可分為查找表結構、多路開關結構 和多級與非門結構。根據(jù) FPGA 內(nèi)部連線的 結構不同，可分為分段互聯(lián)型 FPGA 和 連續(xù)互 連性 、 型 FPGA 兩種 。分段互連型 FPGA 中 具有多種不同長度的金屬線， 各 金屬 線段之間 通過開關 矩陣 或反熔絲編程鏈接，走線靈活方便， 但 走線 延時 無法預測；連續(xù)互連型 FPGA是 利用相同長度的金屬線， 連接 與距離遠近無關，布局走線是固定的和可預測的。 根據(jù)編程方式， FPGA 可 分為一次編程型和可重復編 程型兩類。一次編程型 采用反 熔絲開關元件，具有體積 小 、集成密度高、互 連 線特性阻抗 低 、寄生電容小和高速度的特點，此外還具有 加密位 、防拷貝、抗輻射、抗干擾、不需外接 PROM 或 EPROM 的 特點，但只能一次編程 。 可重復編程 型 FPGA 采用 SRAM 開關 元件或快閃 EPROM 控制的開關元件 ，配置數(shù)據(jù)存儲 在 SRAM 或 快閃 EPROM 中 。 SRAM 型 FPGA 的突出優(yōu)點 是可反復編程，系統(tǒng)上電 時 ，給FPGA 加載不同 的配置數(shù)據(jù)就可以完成不同的硬件 功能 ，甚至在系統(tǒng)運行 中 改變配置， 實現(xiàn) 系統(tǒng)功能的動態(tài)重構?？扉W EPROM 型 FPGA 具有非易失性和 可重復編程的雙重優(yōu)點，但不能動態(tài)重構，功耗也較 SRAM 型 高。 VHDL 介紹 VHDL 簡介 VHDL 是一種 硬件描述語言，它 可以對 電子電路系統(tǒng)和系統(tǒng)的行為進行描述。 基于這種描述 ，結合相關的軟件工具，可以得到所期望的實際電路系統(tǒng)。 8 VHDL 是 VHSIC Hardwar Description Language（ VHSIC 硬件描述語言 ） 。 VHSIC 是 Very High Speed Integrated Circuit HDL（超高速 集成電路 硬件描述語言）的 縮寫， 是 在 ADA語言基礎上 發(fā)展起來的硬件 描述語言 。是 20 世紀 80 年代 在美國國防部資助下 始創(chuàng) 的，并 最終導致了 VHDL 語言的 出現(xiàn) 。它 的第一個 規(guī)范版本 為 VHDL 87， VHDL 93 是 其后續(xù) 的升級版本 。 使用 VHDL 語言 描述 的 電路 ， 可以進行綜合與仿真。然而 ， 值得注意的是，盡管所有VHDL 代碼 都是可仿真的，但并不是所有代碼都 是 可綜合 的 。 VHDL 語言 被廣泛 使用 的基本原 因 在于 它 是一種標準語言，是與工具和工藝無關的，從而可以方便的進行移植和重用。VHDL 語言 的兩個最直接的應用領域是可編程邏輯器件和 專用集成的電路 ，其中可編程邏輯器件包括 復雜 可編程邏輯器件和現(xiàn)場可 編程門陣列。一段 VHDL 代碼 編寫完成后，用戶可以使用可編程邏輯器件來實現(xiàn)整個電路。 VHDL 語言 與常規(guī)的順序執(zhí)行的計算機程序不同， VHDL 從根本 上將是并發(fā)執(zhí)行的。因此 ， 我們通常稱之為代碼 ， 而不是程序。在 VHDL中 ，只有在進程 （ PROCESS），函數(shù) (FUNCTION)和過程 (PROCEDURE)內(nèi)部的語句才是 順序 執(zhí)行的。 VHDL 代碼結構 1．代碼基本單元 一段獨立的 VHDL 代碼 至少包含 3 個 組成部分： 庫 （ LIBRARY）聲明 ：列出了當前 設計中 需要用到的所有庫文件，如 ieee,std 和 work等 。 實體 (ENTITY)：定義了 電路的輸入 /輸出 引腳。 構造體 (ARCHITECTURE)： 所包含的代碼描述了電路要實現(xiàn)的功能。 庫聲明： 使用一個庫之前， 需要首先對 庫進行聲明。經(jīng)過 聲明 之后，在設計中就可以調(diào)用庫中的代碼了。 庫 的聲明 方式 如下 ： LIBRARY libray_name。 USE 。 其中 LIBRARY 和 USE 是 VHDL 保留的 關鍵字。 9 實體 ：是用來描述電路的所有輸入 /輸出 引腳 ， 其語法結構如下： ENTITY entity_name IS POQT ( Pore_name:signal_model signal_type。 Pore_name:signal_model signal_type。 ?)。 END entity_name。 端口的信號 模式是 以下 4中 之一： IN,OUT,INOUT,BUFFER。 ENTITY 名稱的選取 沒有嚴格的規(guī)定，但須 注意 不要與 VHDL 保留的 關鍵字發(fā)生沖突。 構造體：構造體 中的代碼用來描述電路 行為 和實現(xiàn)的功能 ， 其語法結構如下： ARCHITECTURE architecture_name OF entity_name IS [declarations] BEGIN (code) END architecture_name。 從語法結構中 可以看 到 ，一個 ARCHITECTURE 包含兩部分： 聲明部分（ 可選 ） ， 用于對信號和常量等進行聲明；代碼部分（ BEGIN 和 END 之間的部分 ） ， 用 來描述 電路的行為或工 功能 。與 ENTITY 一樣 ，可以采用除 VHDL 關鍵字以外 的 任何 名稱為 ARCHITECTURE 命名 ，并且允許和 ENTITY 具有 相同的名稱。 VHDL 語言設計硬件電路 的 優(yōu)點 支持 結構化和自頂向下的設計方法，這樣非常便與設計的模塊化。設計者從系統(tǒng)整體要求出發(fā) ， 自上而下將系統(tǒng)內(nèi)容細化，最后將模塊組合成完整的整體設計。 具有 多層次描述和仿真系統(tǒng)硬件功能的能力，可以從系統(tǒng)到門級電路不同層次對數(shù)字進行建模和描述，不同的描述還可以混合使用，大大簡化了硬件設計任務，提高了設計效率和可靠性，縮短了產(chǎn)品開發(fā)周期。 是一種 工業(yè)語言，設計者， EDA 開發(fā)工具的 供應商和 IC 芯片 生產(chǎn)商都要遵循這一標準，因此它具有設計和開發(fā)環(huán)境，具有電路實現(xiàn)工藝以及采用的實現(xiàn)芯片 無關 的 10 特點 ， 設計成果便于移植，交流和二次開發(fā)。另外由于 其 語法 嚴格 ，是強類型語言，因此涉及安全性好，也便于閱讀。 即 支持傳輸延時也支持慣性延遲，不僅可以很好地描述系統(tǒng)和電路的邏輯功能，也可以真實地反映系統(tǒng)和電路的時間特性。 可以 支持各種不同類型的數(shù)字電路和系統(tǒng)的設計。既支持 同步電路 也支持 異步電路 ；既支持 TTL 電路 ，也支持 CMOS 電路 ；即可以采用 CPLD 芯片實現(xiàn) ，也可以采用FPGA 芯片實現(xiàn)。 Quartus II QuartusⅡ簡介 QuartusⅡ 是 Altera 公 司 在 21世紀 初推出的可編程邏輯器件的集成開發(fā)軟件，這個軟件是該公司前一代可 編程 邏輯器件 集成開發(fā)軟件 MAX+PLUSⅡ 的 更新?lián)Q代產(chǎn)品。QuartusⅡ 集成 開發(fā)軟件支持可編程邏輯器件開發(fā)的整個過程，它提供一種與器件結構五官的設計 環(huán)境 。軟件界面友好 ，使 設計者能夠方便的進行設計輸入 、 設計處理和器件編程。 QuartusⅡ 集成開發(fā)軟件 不僅支持利用硬件描述語言通過文本編輯的方 法 完成電路設計 ， 而且該軟件也提供類似傳統(tǒng)電子設計中繪制電路圖的輸入方式。當 使用原理圖輸入方式時 ，設計者可以很方便 地 使用開發(fā)軟件提供的各種元件來提高 設計及速度和設計質(zhì)量。 QuartusⅡ設計流程 QuartusⅡ 集成 開發(fā)軟件的核心是模塊化的編譯器。編譯 器包括 的功能 模塊有 分析 /綜合器 、適配器 、 裝配器、時序分析器、設計輔助模塊和 EDA 網(wǎng)表文件生成 器。 利用 QuartusⅡ 集成開發(fā)軟件 進行可編程邏輯器件開發(fā)的全 部 過程 包括以下步驟 ：設計輸入、綜合、 布局布線 、驗證和仿真，以及可編程邏輯器件的編程和配置。 QuartusⅡ集成開發(fā)軟件 的功能模塊與可編程邏輯器件開發(fā)過程之間的關系如圖 22所示 。 設計輸入 是將設計者所需要 的 電路構思已開發(fā)軟件要求的形式表達 出來。 QuartusⅡ軟件支持 模塊 /原理圖 輸入方式、文本輸入方式、 Core 輸入方式和第三方 EDA 工具 輸入方式等 。 QuartusⅡ 軟件 同時允許用戶在需要對器件的編譯或變成進行必要的條件約束的環(huán) 11 境下， 使用 分配 編輯 器 設定 初始設計的約束條件。 綜合是 將 HDL 語言、 原理圖等設計輸入 依據(jù) 給定的硬件結構組件和約束控制條件進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，生成門級電路，或更底層電路的描述網(wǎng) 表 文件，以供適配器實現(xiàn)。 適配也稱 為布局布線，這個步驟利用適配器將邏輯綜合生成的網(wǎng) 表 文件映射到某一具體的器件。該過程 包括將 設計的邏輯和時序要求 與 器件的可用資源相匹配；將每個邏輯 功能 分配到最好的邏輯單元 位置 ，進行布局和時序分析；選擇相應的互聯(lián)路徑和引腳分配。適配完成后 ， 生成可用于時序仿真的仿真文件和可用于編程的 編程文件 。 仿真 包括功能 仿真 和時序仿真。功能仿真 實在 不考慮期間 延時 的理想 情況下 仿真設計項目， 以 驗證 其 邏輯功能的 正確 性 ， 功能仿 真 又稱前仿真。時序仿真 是在考慮 具體適配器的各種延時的情況下仿真設計項目，它是接近真實器件 運行 特性的 仿真 ，時序仿真又稱后仿真。 器件 編程與配置是指設計輸入編譯成功后，設計者試用器件編譯 器 將 編程 文件下載到 實際器件 的過程 。 QuartusⅡ 集成開發(fā)軟件 允許用戶在 開發(fā)過程中 使用 QuartusⅡ 圖形用戶界面 、 EDA工具 界面和命令執(zhí)行界面。用戶 可以在整個 開發(fā)過程中使用這些界面中的 任意一個 ，也可以在開發(fā)過程中的不同步驟中使用不同的界面。 上述任何 一步出錯，均需要回到 設計輸入 階段糾正錯誤，并重新按設計流程進行設計。 實驗箱簡述 本設計采用的實驗箱為 LTE_EDA_02F 型 EDA/SOC 實驗開發(fā)系統(tǒng)，選用的芯片為EP2C5Q208C8。關于 FPGA/CPLD 器件的配置： 當在 QuartusⅡ中完成設計后，就應當將所設計的電路下載到 CPLD 芯片中，結合用戶系統(tǒng)進行統(tǒng)一的調(diào)試。針對 CPLD 器件不同的內(nèi)部結構， Altera 公司提供了不同的器件配置方式。 Altera 可編程邏輯器件的配置可通過編程器、 JATG 接口在線編程及 Altera在線配置三種方式進行。 Altera 器件編程的連接硬件包括 ByteBlaster 并口下載電纜， ByteBlasterMV 并口 12 下載電纜， MasterBlaster 串行 /USB 通信電纜， BitBlaster 串口下載電纜。 Altera 公司提供的 EPC EPC EPC16 和 EPC144 等 PROM 配置芯片。本 設計采用的 是 ByteBlaster并口下載電纜。 ByteBlaster 并口下載電纜提供兩種下載模式： (AS 模式 )—— 用來產(chǎn)品定型后，完成對 FPGA 代碼的固化，在下次上電后，能夠自動對 FPGA 進行配置，使產(chǎn)品獨立工作； 模式 —— 具有工業(yè)標準的 JTAG 邊界掃描測試電路 (符合 IEEE ： 1990標準 )，用來調(diào)試 FPGA 或 NiosⅡ CPU，多在產(chǎn)品開發(fā)初期使用。 13 第 3 章 系統(tǒng)的設計 總體設計 出租車計價器的設計要求 按照計價標準能 實現(xiàn)計價功能；實現(xiàn)預置功能：能預置起步價、每公里收價、行車加價里程；實現(xiàn)模擬功能：能模擬汽車啟動、停止、暫停等狀態(tài)。 該計價系統(tǒng)可靠性高、成本低、通用性強；該系統(tǒng)在不改變硬件電路的前提下，要具有可以重構系統(tǒng)的功能，采用完全相同電路結構，只要根據(jù)各地區(qū)的需求在 VHDL 程序中設置各參數(shù)，就可以適應各地區(qū)出租車不同計價標準的需要，還可實現(xiàn)根據(jù)各地區(qū)需求增加其他功能。 具體計費方式如下 ： 。首先顯示起步價（本次設計起步價分為 7:00 至 22:00 為 元， 22:00 至 7:00 為 15 元） ,車在行 駛 3 km 以內(nèi)，只收起步價。 7:00 至 22:00 行駛時，超過 3 km 未達 20km 后在 10 元基礎上每行駛 1km 車價加 2 元，行駛路程達到或超過 20 km 后 ,車費變成按每公里 元開始計價；在 22:00 至7:00 行駛時，超過 3 km 未達 20km 后在 15 元基礎上每行駛 1km 車價加 4 元，行駛路程達到或超過 2