【正文】 1。ELSEA1:=0000。A2:=A2+1。END IF。END IF。ELSEQ2=A2。Q1=A1。Q0=A0。CNT:=0。A2:=0000。A1:=0000。A0:=0000。END IF。END IF。END PROCESS。END CCC_ARC。： 二進(jìn)制范圍擴(kuò)大模塊仿真： 二進(jìn)制轉(zhuǎn)三位十進(jìn)制數(shù)模塊仿真圖 消抖動模塊在VHDL中我們可以采用類似的辦法，對于小于觸發(fā)器建立時(shí)間的毛刺可以用時(shí)鐘打一下實(shí)現(xiàn)濾波。但對于開關(guān)或按鍵抖動等較大的干擾，我們可以采用延時(shí)比較法或積分法，或者二者并用。 比較法：這個(gè)方法很好理解，就是若干個(gè)時(shí)鐘周期讀取的數(shù)據(jù)相同時(shí)我們認(rèn)為收到了一個(gè)穩(wěn)定的數(shù)據(jù)，否則認(rèn)為是過渡態(tài)。即采用若干位的移位寄存器，當(dāng)寄存器是全“1”或全“0”時(shí)才開始讀數(shù)。這種方法的缺點(diǎn)是，當(dāng)干擾脈沖較寬時(shí)我們必須等比地?cái)U(kuò)大移位寄存器的比特，消耗較大資源。 積分法：用一個(gè)增減計(jì)數(shù)器，當(dāng)輸入信號為“1”時(shí)計(jì)數(shù)器遞增計(jì)數(shù)直到計(jì)數(shù)器全“1”停止計(jì)數(shù)、否則計(jì)數(shù)器遞減計(jì)數(shù)直到全“0”停止計(jì)數(shù)。那么計(jì)數(shù)器的 MSB即為輸入信號的去抖信號。你也可以用時(shí)鐘再加上一個(gè)速度較慢的使能來對輸入信號計(jì)數(shù)。顯然計(jì)數(shù)器的位數(shù)要求與要去抖的抖動脈沖寬度的對數(shù)關(guān)系。當(dāng)然也可以二者結(jié)合，前端用幾個(gè)比特的移位寄存器實(shí)現(xiàn)比較，比較結(jié)果作為計(jì)數(shù)使能來控制接下來的增減計(jì)數(shù)器的計(jì)數(shù)。本次設(shè)計(jì)中因?yàn)楸容^器的上升沿和下降沿都會有毛刺出現(xiàn)，會對檢測的結(jié)果造成誤差影響。： 消抖動模塊頂層圖程序清單如下所示：LIBRARY IEEE。USE 。ENTITY DDD IS PORT(CLK,A:IN STD_LOGIC。 Q:OUT STD_LOGIC)。END DDD。ARCHITECTURE DDD_ARC OF DDD ISBEGIN PROCESS(CLK) BEGIN IF CLK39。EVENT AND CLK=39。139。 THENQ=A。END IF。 END PROCESS。END DDD_ARC。： 消抖動模塊仿真圖 片選信號模塊該模塊將送出數(shù)碼管片選信號。當(dāng)它有效時(shí)，選中芯片，芯片開始起作用。并且輸出為控制數(shù)碼管工作的四個(gè)輸入信號，即QQQ1和Q0。： 片選模塊頂層圖程序清單如下所示：LIBRARY IEEE。USE 。USE 。ENTITY SEL ISPORT(CLK:IN STD_LOGIC。 Q:OUT STD_LOGIC_VECTOR(1 DOWNTO 0))。END SEL。ARCHITECTURE SEL_ARC OF SEL ISBEGINPROCESS(CLK)VARIABLE CNT:STD_LOGIC_VECTOR(1 DOWNTO 0)。BEGIN IF CLK39。EVENT AND CLK=39。139。 THENCNT:=CNT+1。END IF。Q=CNT。END PROCESS。END SEL_ARC。： 片選信號模塊仿真圖 數(shù)據(jù)及小數(shù)點(diǎn)控制模塊模塊CHA的功能是對應(yīng)數(shù)碼管的片選信號送出相應(yīng)的數(shù)據(jù)，同時(shí)控制哪一位的小數(shù)點(diǎn)點(diǎn)亮。： 小數(shù)點(diǎn)控制模塊頂層圖程序清單如下所示：.LIBRARY IEEE。USE 。ENTITY CHA ISPORT(A2,A1,A0:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 CH:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 DIAN:OUT STD_LOGIC。 Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。END CHA。ARCHITECTURE CH_ARC OF CHA ISBEGINPROCESS(CH,A2,A1,A0)BEGINCASE CH IS WHEN 00=Q=A0。 DIAN=39。039。WHEN 01=Q=A1。DIAN=39。039。WHEN 10=Q=A2。DIAN=39。139。WHEN OTHERS=Q=1111。DIAN=39。039。END CASE。END PROCESS。END CH_ARC。： 數(shù)據(jù)及小數(shù)點(diǎn)控制模塊 七段數(shù)碼管顯示模塊七段數(shù)碼是純組合電路，通常用小規(guī)模專用IC，如74或者4000系列的器件只能作十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是二進(jìn)制。該模塊就是運(yùn)用此原理設(shè)計(jì)，： 七段數(shù)碼顯示模塊頂層圖程序清單如下所示：LIBRARY IEEE。USE 。ENTITY DISP ISPORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 Q:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。END DISP。ARCHITECTURE DISP_ARC OF DISP ISBEGINPROCESS(A)BEGINCASE A ISWHEN 0000=Q=0111111；WHEN 0001=Q=0000110；WHEN 0010=Q=1011011；WHEN 0011=Q=1001111；WHEN 0100=Q=1100110；WHEN 0101=Q=1101101；WHEN 0110=Q=1111101；WHEN 0111=Q=0000111；WHEN 1000=Q=1111111；WHEN 1001=Q=1101111；WHEN OTHERS=Q=0000000。END CASE。END PROCESS。END DISP_ARC。：第4章 系統(tǒng)硬件下載 系統(tǒng)下載說明設(shè)計(jì)中涉及的程序編程在MAX+PLUSⅡ ，我們將選擇ALTERA公司的FLEX系列器件EPF30TC1443芯片作為主控單元芯片的試驗(yàn)箱進(jìn)行硬件下載，實(shí)現(xiàn)最后的電壓值的檢測處理。當(dāng)程序下載完成結(jié)束后，我們將進(jìn)入Floorplan Editor對所用芯片的外引腳進(jìn)行鎖定，： 系統(tǒng)下載芯片鎖定管腳圖 系統(tǒng)下載調(diào)試除了大部分的軟件外，我們還用到了外圍電路的DAC0832和7段譯碼顯示電路等。在工作開始時(shí)，可變電阻器輸入一個(gè)Vtest值，而D/A轉(zhuǎn)換輸出并放大2倍，從0～5V循環(huán)掃描，當(dāng)掃描值Vscan值低于Vtest時(shí)，比較器輸出的為“0”，當(dāng)Vscan值剛剛高于Vtest時(shí)候，比較器輸出為“1”，而當(dāng)比較器輸出端產(chǎn)生正向跳變時(shí)就會立即鎖存D/A轉(zhuǎn)換的二進(jìn)制數(shù)字量輸入值DA[7..0],它就代表模擬量Vtest的一半的數(shù)值。由于最后7段數(shù)碼顯示采用習(xí)慣的十進(jìn)制，所以在芯片內(nèi)部完成對DA[7..0]的所存值進(jìn)行數(shù)值的轉(zhuǎn)換，并進(jìn)行十進(jìn)制數(shù)的數(shù)顯。： 系統(tǒng)CPLD外引腳圖 系統(tǒng)頂層原理圖設(shè)計(jì)與仿真 整機(jī)頂層電路原理圖整個(gè)系統(tǒng)是基于MAX+PLUS系統(tǒng)設(shè)計(jì)、編譯，包括原理圖的繪制，： 模擬信號檢測系統(tǒng)頂層電路原理圖 整機(jī)系統(tǒng)仿真 將程序成功編譯后，進(jìn)入整機(jī)系統(tǒng)仿真，： 模擬信號檢測系統(tǒng)仿真圖結(jié)束語經(jīng)過不懈的努力和賀老師的精心指導(dǎo)，我終于在規(guī)定的時(shí)間內(nèi)完成了畢業(yè)設(shè)計(jì)課題。系統(tǒng)基本達(dá)到了預(yù)期的設(shè)計(jì)要求?？梢缘贸鲆韵陆Y(jié)論：（1）系統(tǒng)的總體方案設(shè)計(jì)基本正確、可行，其主要功能基本得可實(shí)現(xiàn)。（2）系統(tǒng)完全依靠于數(shù)字化的測量，整個(gè)系統(tǒng)精簡，不但能達(dá)到所要求的技術(shù)指標(biāo)，而且具有靈活的現(xiàn)場更改性，還有處理速度快，實(shí)時(shí)性好、可靠、抗干擾性強(qiáng)。（3）系統(tǒng)具有良好的實(shí)用性，成本也較低廉。但本系統(tǒng)還是有不足的地方。在電子技術(shù)飛速發(fā)展的技術(shù)動力推動下，本課題還將會得到更大的發(fā)展空間。為期一個(gè)學(xué)期的畢業(yè)設(shè)計(jì)很快就結(jié)束了，在這緊張而充實(shí)的幾個(gè)月里我感受頗多。我們正處在電子技術(shù)蓬勃發(fā)展的階段。以微電子、通信和計(jì)算機(jī)為代表的信息產(chǎn)業(yè)的發(fā)展引起了社會經(jīng)濟(jì)乃至人們生活方式的深刻變化。知識的膨脹和更新，給我們帶來了巨大的壓力，如何更好的學(xué)習(xí)和掌握所學(xué)的知識以及把知識運(yùn)用在實(shí)際的應(yīng)用中是我們需要解決的一個(gè)重要問題。這次畢業(yè)設(shè)計(jì)就給了我們一個(gè)理論和實(shí)際相結(jié)合的應(yīng)用機(jī)會。實(shí)際運(yùn)用對于大學(xué)生特別是工科大學(xué)生的實(shí)際工作能力的培養(yǎng)起到至關(guān)重要的作用。實(shí)際運(yùn)用的實(shí)踐有利于我們對知識的更深理解掌握和創(chuàng)新能力的培養(yǎng)。這次畢業(yè)設(shè)計(jì)不僅鍛煉了我們針對實(shí)際問題進(jìn)行電子設(shè)計(jì)制作的能力，而且對于我們專業(yè)基礎(chǔ)課程的學(xué)習(xí)起到了積極的促進(jìn)作用。在畢業(yè)設(shè)計(jì)的過程中我們學(xué)習(xí)和熟悉了當(dāng)今先進(jìn)電子器件的應(yīng)用、各類電路的設(shè)計(jì)方法和最新的電路設(shè)計(jì)手段如計(jì)算機(jī)輔助設(shè)計(jì)及計(jì)算機(jī)電路仿真，開闊了我們的視野，從而強(qiáng)化了我們的工程概念。參考文獻(xiàn)[1] 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Tierney, . Rader and B. Gold. A Digital Frequency Synthesizer. IEEE Trans. Audio Electroacoust,1971, Vol. AU19, p48 [20] [J].,(5)致 謝在畢業(yè)設(shè)計(jì)即將完成之際，我首先向關(guān)心和指導(dǎo)我的賀攀峰老師表示衷心的感謝并致以崇高的敬意！畢業(yè)設(shè)計(jì)已經(jīng)接近尾聲，感謝賀老師對課題進(jìn)展所給予的大量幫助。從論文選題、分析到實(shí)施完成的整個(gè)過程中，都包含著老師辛勤的汗水和耐心的指導(dǎo)。他以其淵博的學(xué)識、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度、求實(shí)的工作作風(fēng)和敏捷的思維給我留下了深刻的印象。我將終生難忘！四年的大學(xué)學(xué)習(xí)生活也即將結(jié)束，回顧這幾個(gè)月來的學(xué)習(xí)設(shè)計(jì)經(jīng)歷，面對現(xiàn)在的收獲，我感到無限欣慰。為此，我向熱心幫助過我的所有老師和同學(xué)表示由衷的感謝！特別感謝我同一課題設(shè)計(jì)組和同專業(yè)的同學(xué)所提供的大力支持和幫助！還要感謝電子信息工程各位老師這四年來對我的培養(yǎng)，以及在大學(xué)期間給我的幫助!同時(shí)，感謝家人對我的無微不至的關(guān)懷，成為我在學(xué)業(yè)上源源不斷的動力。最后再次感謝在本次畢業(yè)設(shè)計(jì)中給予過我?guī)椭乃欣蠋熀屯瑢W(xué)，祝他們身體健康，工作順利！ 楊 x 2008年6月37