【正文】 =c+1。 else count:=count+1。 任意波波形數(shù)據(jù) dd4 end if。 addr=addr+1。 end if。00)。 鋸齒波波形數(shù)據(jù) dd2 28 end if。 if sss(2)=39。 if sss(4)=39。 方波波形數(shù)據(jù) dd0 else con=con+1。 else 完成 5 種波形的線形疊加 if sss(1)=39。 addr=addr+1。 else dd=f(5 downto 0)amp。 正弦波 elsif sss=00100 then dd=f(5 downto 0)amp。 else con=con+1。 if sss=00010 then 方波 A if con=z then dd=amp0。 頻率到采樣點(diǎn)間隔脈沖數(shù)轉(zhuǎn)換 else if count=b then count:=1。 幅值 else if tmp0 then if sw=39。amp0=01111111。 b=0。 end if。 end loop。 then adr:=0。139。139。 variable ddd : std_logic_vector(9 downto 0)。 variable count : integer range 0 to 78125000。 begin qq=781250 when ss=1000 else 7812500 when ss=0100 else 78125000 when ss=0010 else 78125。 signal bcd01,bcd11,bcd21,bcd31 : integer range 0 to 9。 signal z, con : integer range 0 to 63。 signal coun : integer range 0 to 78125000。 signal ram : unit。 位碼輸出 dd, a : out std_logic_vector( 7 downto 0))。 波形選擇信號(hào) Data3, Data2, Data1,Data0 : in std_logic_vector(3 downto 0)。 各個(gè)波形特征的調(diào)節(jié)觸發(fā)信號(hào) posting : in std_logic。 use 。FPGA 是實(shí)用性很強(qiáng)的課程，只有多學(xué)多用，邊學(xué)邊用，才能促進(jìn)提 高自己的能力。 在設(shè)計(jì)的過(guò)程中我 遇到了一些問(wèn)題， 比如 對(duì) Quartus 軟件的使用還不太熟悉，在編譯的時(shí)候出現(xiàn)的錯(cuò)誤不知道怎么解決，請(qǐng)教了很多同學(xué)才弄明 白。 23 5 小結(jié) 通過(guò)這次 FPGA 課程設(shè)計(jì)， 我 對(duì) FPGA 的基本原理有了進(jìn)一步的認(rèn)識(shí)。 IF 語(yǔ)句是一種條件語(yǔ)句，它根據(jù)語(yǔ)句中所設(shè)置的一種或多種條件，有選擇地執(zhí)行指定的順序語(yǔ)句。 主要函數(shù)語(yǔ)句分析 在程序設(shè)計(jì)中，主要使用的函數(shù)語(yǔ)句有兩種： Ifelse 語(yǔ)句和 casewhen 語(yǔ)句。結(jié)構(gòu)體的名稱(chēng)可以任取。 第三部分是程序的結(jié)構(gòu)體，具體描述電路的內(nèi)部結(jié)構(gòu)和邏輯功能。 ENTITY fulladder IS PORT(a,b,Ci:in std_logic。 use 。 第一部分是程序包，程序包是用 VHDL 語(yǔ)言編寫(xiě)的共享文件，定義在設(shè)計(jì)結(jié)構(gòu)體和實(shí)體中將要用到的常數(shù)、數(shù)據(jù)類(lèi)型、子程序和設(shè)計(jì)好的電路單元等，放在文件目錄名稱(chēng)為 IEEE 的程序包庫(kù)中。在波形文件編輯方式下，右鍵選擇 insert 添加信號(hào)節(jié)點(diǎn)，設(shè)置相應(yīng)的參數(shù)。 位碼輸出 dd, a : out std_logic_vector( 7 downto 0))。 波形選擇信號(hào) Data3, Data2, Data1,Data0 : in std_logic_vector(3 downto 0)。 各個(gè)波形特征的調(diào)節(jié)觸發(fā)信號(hào) posting : in std_logic。 綜合時(shí)，信號(hào) y 被添加到敏感信號(hào)表中。 when 9 = lcd(7 downto 1)=0000100。 when 5 = lcd(7 downto 1)=0100100。 when 1 = lcd(7 downto 1)=1001111。s sensitivity list 2． Warning: Output pins are stuck at VCC or GND Warning (13410): Pin p180 is stuck at VCC 第一個(gè)警告， 在 process 里作為被判斷 信號(hào) (if 或者 case 后面的 )或者 賦值語(yǔ)句 右端信號(hào)通常應(yīng)該寫(xiě)在 process 的敏感信號(hào)表里。如果編譯成功則源程序完全正確，否則應(yīng)該返回到出錯(cuò)處改正錯(cuò)誤直至編譯成功為止。即進(jìn)入 VHDL 語(yǔ)言編輯區(qū)如圖 7 所示。這里我將工程名取為 ： keshe。在 File 菜單中選擇 New Project Wizard選項(xiàng)啟動(dòng)項(xiàng)目向?qū)А? 波形指示：每種波形具有一個(gè)選擇開(kāi)關(guān)，而每個(gè)選擇開(kāi)關(guān)與 FPGA 接口的一端都并有一個(gè)發(fā)光二極管，發(fā)光二極管起指示作用。 方波 A：方波 A 產(chǎn)生也是由 64 個(gè)采樣點(diǎn)組成， 64 個(gè)采樣點(diǎn)的數(shù)據(jù)只有 “低電平 ”和 “高電平 ” 2 種狀態(tài)。 任意波：首先通過(guò)鍵盤(pán) 把任意波形波形數(shù)據(jù)存儲(chǔ)在存儲(chǔ)器中。語(yǔ)句，同時(shí)將 tmp 輸出，當(dāng) tmp=“11111111”；時(shí)，將 tmp 值清零，執(zhí)行下一個(gè)循環(huán)。在實(shí)物設(shè)計(jì)中，可以使用 D/A 接口來(lái)實(shí)現(xiàn)波形信號(hào)的輸出。本系統(tǒng)設(shè)計(jì)選定以 FPGA 作為系統(tǒng)控制核心的直接數(shù)字頻率合成實(shí)現(xiàn)方案。但模擬鎖相環(huán)模擬電路復(fù)雜，不易調(diào)節(jié)，成本較高，且由于受模擬器件的影響，波形變換調(diào)節(jié)時(shí)間較長(zhǎng)，輸出波形的毛刺較多，因此模擬鎖相環(huán)實(shí)現(xiàn)在低頻（ 0~500KHz）信號(hào)發(fā)生系統(tǒng)中不是很好的方案。 QuartusII 平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于 Inter 的協(xié)作設(shè)計(jì)。多功能波形發(fā)生器系統(tǒng)由以下四部分組成 ： 輸入部分、 FPGA 部分、 DAC、顯示部分組成。 （ 4）輸出波形的頻率范圍為 100Hz～ 200kHz；重復(fù)頻率可調(diào)，頻率步進(jìn)間隔≤ 100Hz。該波形發(fā)生器能產(chǎn)生正弦波、方波、三角波和由用戶(hù)編輯的特定形狀波形。將其與簡(jiǎn)單電路相結(jié)合就可以精確模擬仿真各種信號(hào)。 直接數(shù)字頻率合成（ Direct Digital Synthesizer 簡(jiǎn)稱(chēng) DDS）技術(shù)是一種新的全數(shù)字的頻率合成原理，它從相位的角度出發(fā)直接合成所需波形。同時(shí)還有兩個(gè)突出問(wèn)題，一是通過(guò)電位器的調(diào)節(jié)來(lái)實(shí)現(xiàn)輸出頻率的調(diào)節(jié)，因此很難將頻率調(diào)到某一固定值；二是脈沖的占空比不可調(diào)節(jié)。 傳統(tǒng)的信號(hào)發(fā)生器主要有兩 類(lèi)：正弦波和脈沖波 信號(hào)發(fā)生器，而函數(shù)發(fā)生器介于兩類(lèi)之間。 關(guān)鍵詞： VHDL D/A 接口 4 Abstract Multi function signal generator has bee the most widely used in modern testing field of general instrument, and has represented one of the development direction of the source. Direct digital frequency synthesis (DDS) is a totaly digital frequency synthesis technology, which been put forward in the early 1970s. Using a lookup table method to synthetic waveform, it can satisfy any requirement of waveform produce. Due to the field programmable gates array (FPGA) with high integrity, high speed, and large storage properties, it can realize the DDS technology effectively, increase signal generator’ s performance and reduce production costs. Firstly, this article introduced the function signal generator of the research background and DDS theory. Then, it described how to design a DDS module by VHDL, and introduced various signal occurs theory, method and the implementation process, VHDL code and simulation results. This paper also introduces the function of DE2 multimedia development platform, and pleted most of the functions of multifunction signal generator on DE2 platform finally. Including the occurrence of multiple signal and the manmachine interface which posed by LCD display and key input. Digitaltoanalog converters is DAC902, which produced by pany BURRBROWN. This signal generator can output eight different kinds of signals, and the frequency of the output signal, phase and modulation frequency signal also can be modifyed. Keywords: VHDL D/A Interface 多功能波形發(fā)生器的設(shè)計(jì) 信號(hào)發(fā)生器又稱(chēng)信號(hào)源或振蕩器，在生產(chǎn)實(shí)踐和科技領(lǐng)域中有著廣泛的應(yīng)用。 文中還介紹了 Altera 公司的 DE2 多媒體開(kāi)發(fā)平臺(tái)的部分功能及使用，并最終利用 DE2 平臺(tái)完成了多功能信號(hào)發(fā)生器的大部分功能。由于現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA)具有高集成度、高速度、可實(shí)現(xiàn)大容量存儲(chǔ)器功能的特性，能有效地實(shí)現(xiàn) DDS 技術(shù)，極大的提高函數(shù)發(fā)