基于fpga的基于dds技術(shù)的信號(hào)發(fā)生器設(shè)計(jì)-在線瀏覽
2024-07-29 15:39本頁(yè)面
【正文】 clock_enable_output_a : STRING。 intended_device_family : STRING。 lpm_type : STRING。 operation_mode : STRING。 outdata_reg_a : STRING。 width_a : NATURAL。 PORT ( clock0 : IN STD_LOGIC 。 q_a : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。BEGIN q = sub_wire0(9 DOWNTO 0)。END SYN。編譯后仿真得到如下波形。USE 。USE 。 clock : IN STD_LOGIC 。END myrom1。 COMPONENT altsyncram GENERIC ( clock_enable_input_a : STRING。 init_file : STRING。 lpm_hint : STRING。 numwords_a : NATURAL。 outdata_aclr_a : STRING。 widthad_a : NATURAL。 width_byteena_a : NATURAL )。 address_a : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 END COMPONENT。 altsyncram_ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 1024, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = UNREGISTERED, widthad_a = 10, width_a = 10, width_byteena_a = 1 ) PORT MAP ( clock0 = clock, address_a = address, q_a = sub_wire0 )。通過C++做一個(gè)鋸齒波的ROM，輸入是1024個(gè)（）,輸出為10位（），編譯運(yùn)行后。程序LIBRARY ieee。LIBRARY altera_mf。ENTITY juchibo IS PORT ( address : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。ARCHITECTURE SYN OF juchibo IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (9 DOWNTO 0)。 clock_enable_output_a : STRING。 intended_device_family : STRING。 lpm_type : STRING。 operation_mode : STRING。 outdata_reg_a : STRING。 width_a : NATURAL。 PORT ( clock0 : IN STD_LOGIC 。 q_a : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。BEGIN q = sub_wire0(9 DOWNTO 0)。END SYN。編譯后仿真得到如下波形。USE 。USE 。 clock : IN STD_LOGIC 。END am。 COMPONENT altsyncram GENERIC ( clock_enable_input_a : STRING。 init_file : STRING。 lpm_hint : STRING。 numwords_a : NATURAL。 outdata_aclr_a : STRING。 widthad_a : NATURAL。 width_byteena_a : NATURAL )。 address_a : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 END COMPONENT。 altsyncram_ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 1024, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = UNREGISTERED, widthad_a = 10, width_a = 10, width_byteena_a = 1 ) PORT MAP ( clock0 = clock, address_a = address, q_a = sub_wire0 )。 DSB產(chǎn)生程序設(shè)計(jì)及仿真通過C++做一個(gè)方波的ROM，輸入是1024個(gè)（）,輸出為10位（），編譯運(yùn)行后。程序IBRARY ieee。LIBRARY altera_mf。ENTITY ssb IS PORT ( address : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。ARCHITECTURE SYN OF ssb IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (9 DOWNTO 0)。 clock_enable_output_a : STRING。 intended_device_family : STRING。 lpm_type : STRING。 operation_mode : STRING。 outdata_reg_a : STRING。 width_a : NATURAL。 PORT ( clock0 : IN STD_LOGIC 。 q_a : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。BEGIN q = sub_wire0(9 DOWNTO 0)。END SYN。USE 。ENTITY chiose IS PORT(c1,c2,c3,c4,c5,c6:IN std_logic_vector(9 DOWNTO 0)。q:OUT std_logic_vector(9 DOWNTO 0))。ARCHITECTURE b OF chiose ISbeginq= c1 when cho=0 else c2 when cho=1 else c3 when cho=2 else c4 when cho=3 else c5 when cho=4 else c6 when cho=5 else 0000000000 。 32位加法器程序設(shè)計(jì)LIBRAR
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