【正文】 持自頂向下（ Top to Down）和基于庫（ LibraryBased）的設(shè)計的特點，因此設(shè)計者可以不必了解硬件結(jié)構(gòu)。 在現(xiàn)代數(shù)字系統(tǒng)設(shè)計中，硬件描述語言已經(jīng)了成為了設(shè)計者和 EDA 工具之間的橋梁。就像我們已經(jīng)習(xí)以為常的用 C、 C++代替匯編語言一樣，在硬件描述領(lǐng)域也可以用 VHDL來取代原理圖、邏輯狀態(tài)圖等。而 VHDL具有較強的抽象描述能力，可以對系統(tǒng)進 行行為級描述，且與實現(xiàn)工藝無關(guān)，令整個設(shè)計過程變得高效簡捷。 VHDL 是一種全方位的硬件描述語言，包括系統(tǒng)行為級。 其特點是： （ 1）設(shè)計技術(shù)齊全，方法靈活，支持廣泛， 如支持自頂向下 (top down)和基于庫(librarybased)的設(shè)計方法等，早在 1987 年就已作為 IEEE 的標準； （ 2）系統(tǒng)硬件描述能力強，具有多層次描述系統(tǒng)硬件的能力，可以從系統(tǒng)的數(shù)學(xué)模型直到門級電路，并且高層次的行為描述可以與低層次的 RTL 描述、門級描述混合使用。 VHDL 的寬范圍描述能力使它成為高層次設(shè)計的核心，從而決定了它成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言，并可進行系統(tǒng)的早期仿真以保證設(shè)計的正確性 ； （ 3） VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)功能的可行性，隨時可對設(shè)計進行仿真模擬。 （ 5）可以實現(xiàn)與工藝無關(guān)的編程，工藝更新時，無需修改原設(shè)計，只要改變相應(yīng)的工藝映射工具即可； （ 6） VHDL 語言標準規(guī)范，易于移植、共享和重用。用文本編輯器輸入設(shè)計的源文件（為了提高輸入效率 ，可用某些專用編輯器）。 （ 2）編譯。 （ 3）功能仿真（前仿真）。將文件調(diào)入 VHDL仿真軟件進行功能仿真 ,檢查邏輯功能是否正確 。將設(shè)計的源文件用自動綜合工具由語言轉(zhuǎn)換為實際的電路圖（門電路級網(wǎng)表），但此時還沒有在芯片中形成真正的電路，就好像是把設(shè)計者腦海中的電路畫成了原理圖。邏輯綜合軟件會生成 .edf 或 .edif 的 EDA 工業(yè)標準文件。用已生成的網(wǎng)表文件，再根據(jù) CPLD（或 FPGA）器件的容量和結(jié)構(gòu)，用自動布局布線工具進行電路設(shè)計。最后生成一個供器件編程（或配置）的文件，同時還會在設(shè)計項目中增加一些時序信息，以便于后仿真。這是與實際器件工作情況基本相同的仿真，用來確 定設(shè)計在經(jīng)過布局、布線之后，是否仍能滿足設(shè)計要求。 VHDL 的設(shè)計流程如下圖所示： 圖 1 VHDL 設(shè)計流程 VHDL 文本輸入 VHDL 綜合，優(yōu)化 功能，時序仿真 器件適配 下載 金陵科技學(xué)院學(xué)士學(xué)位論文 3 PLD、 Quartus II 簡介 6 3 PLD、 Quartus II 簡介 可編程邏輯器件 PLD PLD 簡介 PLD（ Programmable Logic Device） 是一種由用戶根據(jù)需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。 FPGA 的設(shè)計開發(fā)流程 （ 1） 設(shè)計輸入 （ 2） 設(shè)計綜合 （ 3） 仿真驗證 （ 4） 設(shè)計實現(xiàn) （ 5） 時序分析 （ 6） 下載驗證 Quartus II 基本使用方法 Quartus II 概述 ALTERA 公司的 Quartus II 開發(fā)軟件根據(jù)設(shè)計者的需求提供了一個完整的多平臺開發(fā)環(huán)境，它包含了整個可編程邏輯器件設(shè)計階段 的所有解決方案，提供了完整的圖形用戶界面，可以完成可編程片上系統(tǒng)的整個開發(fā)流程的各個階段，包括輸入、綜合、仿真等。 Quartus II 設(shè)計流程 作為第一款從 FPGA 至掩模器件的完整設(shè)計工具， ALTERA 公司推出的四代可編程邏輯器件集成開發(fā)環(huán)境 Quartus II 提供了從設(shè)計輸入到器件編程的全部功能。 金陵科技學(xué)院學(xué)士學(xué)位論文 3 PLD、 Quartus II 簡介 7 利用 Quartus II 開發(fā)工具進行數(shù)字系統(tǒng)設(shè)計，可以概括為以下幾個步驟：設(shè)計輸入、綜合、布局布線、時序分析、仿真、編程和配置等，如圖 1 所示。 金陵科技學(xué)院學(xué)士學(xué)位論文 4 數(shù)字系統(tǒng)設(shè)計 8 4 數(shù)字系統(tǒng)設(shè)計 數(shù)字系統(tǒng) 的設(shè)計模型 數(shù)字系統(tǒng)指的是交互式、以離散形式表示的，具有存儲、傳輸、信息處理能力的邏輯子系統(tǒng)的集合。下面介紹一種普遍采用的模型，這種模型根據(jù)數(shù)字系統(tǒng)的定義將整個系統(tǒng)劃分為兩個模塊或兩個子系統(tǒng)：數(shù)字處理子系統(tǒng)和控制子系統(tǒng)。數(shù)據(jù)處理子系統(tǒng) 主要由存儲器、運算器、數(shù)據(jù)選擇器等功能電路組成，完成數(shù)據(jù)采集、存儲、運算和傳輸。數(shù)據(jù)處理子系統(tǒng)將接收由控制器發(fā)出的控制信號，同時將自己的操作進程或操作結(jié)果作為條件信號傳送給 控制器?？刂谱酉到y(tǒng)由組合邏輯電路和觸發(fā)器組成，與數(shù)據(jù)處理系統(tǒng)共用時鐘。 【 4】 因此，合理的數(shù)字系統(tǒng)模型能夠很大程度的幫助設(shè)計者有層次地理解和處理問題，進而獲得清晰、完整、正確的電路圖。 10 年前，電子設(shè)計的基本思路 還是 選擇標準的集成電路“自底向上”地構(gòu)造出一個新的系統(tǒng)。自底向上的設(shè)計方法如同一磚一瓦建造樓房，不僅效率低、成本高而且容易出錯。所謂自頂向下設(shè)計，就是將數(shù)字系統(tǒng)的整體逐步分解為各個子系統(tǒng)和模塊，若 子系統(tǒng)規(guī)模較大，則還需將子系統(tǒng)進一步分解為更小的子系統(tǒng)和模塊，層層分解，直到整個系統(tǒng) 中各子系統(tǒng)關(guān)系合理，并便于邏金陵科技學(xué)院學(xué)士學(xué)位論文 4 數(shù)字系統(tǒng)設(shè)計 9 輯級的設(shè)計和實現(xiàn)為止。由于設(shè)計的主要仿真和調(diào)試過程是在高層次上完成的，這既有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，避免設(shè)計工時的浪費，同時也減少了邏輯功能仿真的工作量，提高了設(shè)計的一次成功率。對數(shù)字系統(tǒng)的設(shè)計采用硬件描述語言，使得設(shè)計可以在各種集成電路工藝或可編程器件之間移植。 （ 3） 自頂向下的設(shè)計方法便于對設(shè)計任務(wù)進行合理分配，通過科學(xué)的系統(tǒng)工程管理方法，由多個設(shè)計師同時進行設(shè)計，通過分工協(xié)作完成任務(wù)。無論采用何種方法，都要始終堅持逐層分解功能和分層次進行設(shè)計這兩條不變的原則。設(shè)置一個波形選擇開關(guān)，通過此開關(guān)可以選擇以上各種不同種類的輸出函數(shù)波形。 任意信號發(fā)生器 的工作原理 任意信號發(fā)生器 主要由兩大類電路模塊組成，即函數(shù)發(fā)生電路如圖和函數(shù)選擇電路其中函數(shù)發(fā)生電路分別包括 了產(chǎn)生遞增斜波、遞減斜波、三角波、梯形波、正弦波和方波六種不同函數(shù)波形模塊。 圖 2 信號發(fā)生器總框圖 各組成模塊及程序 任意信號發(fā)生器由 2 個模塊組成，分別為： 函數(shù)發(fā)生電路和函數(shù)選擇電路。 程序代碼： 遞增斜波函數(shù)發(fā)生模塊的 VHDL 源程序如下： 金陵科技學(xué)院學(xué)士學(xué)位論文 5 信號發(fā)生器的簡單設(shè)計 過程 11 LIBRARY IEEE。 USE 。 Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 ARCHITECTURE rtl OF increase IS BEGIN PROCESS(CLK,CLR)——啟動進程 VARIABLE TMP: STD_LOGIC_VECTOR(7 DOWNTO 0)。139。 ELSIF CLK39。139。 ELSE TMP:=TMP+1。 END IF。 END PROCESS。 遞減斜波函數(shù)發(fā)生模塊的 VHDL語言 ： LIBRARY IEEE。 USE 。 Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 ARCHITECTURE rtl OF decrease IS BEGIN PROCESS(CLK,CLR) —— 啟動進程 VARIABLE TMP: STD_LOGIC_VECTOR(7 DOWNTO 0)。139。 ELSIF CLK39。139。 金陵科技學(xué)院學(xué)士學(xué)位論文 5 信號發(fā)生器的簡單設(shè)計 過程 12 ELSE TMP:=TMP1。 END IF。 END PROCESS。 三角波函數(shù)發(fā)生模塊的 VHDL 源程序 如下： LIBRARY IEEE。 USE 。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 ARCHITECTURE rtl OF DELTA IS BEGIN PROCESS(CLK,CLR) 啟動進程 VARIABLE TMP:STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN IF CLR=39。THEN 復(fù)位清零 TMP:=00000000。EVENT AND CLK=39。THEN IF TAG=39。THEN ——加法計數(shù) IF TMP=11111110THEN ——加法計數(shù)器滿 TMP:=11111111。139。——加 1操作 END IF。 TAG:=39?！乱粫r鐘周期開始加法計數(shù) ELSE TMP:=TMP1。 END IF。 Q=TMP。 金陵科技學(xué)院學(xué)士學(xué)位論文 5 信號發(fā)生器的簡單設(shè)計 過程 13 END rtl。 USE 。 ENTITY ladder IS PORT( CLK,CLR:IN STD_LOGIC。 END ladder。 VARIABLE TAG: STD_LOGIC。139。 ELSIF CLK39。139。039。 TAG:=39。 ELSE TMP:=TMP+16。139。 ELSE TAG:=39。 END IF。 Q=TMP。 END rtl?！虞d庫文件 USE 。 USE 。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) 金陵科技學(xué)院學(xué)士學(xué)位論文 5 信號發(fā)生器的簡單設(shè)計 過程 14 )。 ARCHITECTURE rtl OF sin IS BEGIN PROCESS(CLK,CLR)——啟動進程 VARIABLE TMP:INTEGER RANGE 0 TO 63。139。 ELSIF CLK39。139。 ELSE TMP:=TMP+1。 ——將正弦函數(shù)對應(yīng)的映射為二進制數(shù) CASE TMP IS WHEN 0=Q=conv_std_logic_vector(255,8)。 WHEN 2=Q=conv_std_logic_vector(252,8)。 WHEN 4=Q=conv_std_logic_vector(245,8)。 WHEN 6=Q=conv_std_logic_vector(233,8)。 WHEN 8=Q=conv_std_logic_vector(217,8)。 WHEN 10=Q=conv_std_logic_vector(197,8)。 WHEN 12=Q=conv_std_logic_vector(174,8)。 WHEN 14=Q=conv_std_logic_vector(150,8)。 WHEN 16=Q=conv_std_logic_vector(124,8)。 WHEN 18=Q=conv_std_logic_vector(99,8)。 WHEN 20=Q=conv_std_logic_vector(75,8)。 WHEN 22=Q=conv_std_logic_vector(53,8)。 WHEN 24=Q=conv_std_logic_vector(34,8)。 WHEN 26=Q=conv_std_logic_vector(19,8)。 WHEN 28=Q=conv_std_logic_vector(8,8)。 WHEN 30=Q=conv_std_logic_vector(1,8)。 WHEN 32=Q=conv_std_logic_vector(0,8)。 WHEN 34=Q=conv_std_logic_vector(4,8)。 WHEN 36=Q=conv_std_logic_vector(13,8)。 WHEN