【正文】 的信息。與前面的種仿真相比，這種仿真包含的時延信息最為全面、準(zhǔn)確，能較好地反映芯片的實際工作情況。FPGA設(shè)計流程見圖21。而且芯片選擇更加靈活。圖21 FPGA設(shè)計流程圖 硬件描述語言相關(guān)介紹 硬件描述語言HDL硬件描述語言英文名稱為Hardware Description Language，簡稱HDL，主要是用來編寫設(shè)計文件，建立電子系統(tǒng)行為級的仿真模型。然后生成該工藝條件下這種具體電路的延時模型，仿真驗證無誤后，用于制造ASIC芯片或?qū)懭隒PLD和FPGA器件中。HDL語言既包含一些高層程序設(shè)計語言的結(jié)構(gòu)形式，同時也兼顧描述硬件線路連接的具體構(gòu)件。HDL語言具有并發(fā)的特征，即具有在同一時刻執(zhí)行多任務(wù)的能力。在硬件電路中從輸入到輸出總是有延遲存在，為描述這些特征，HDL語言建立了時序的概念。設(shè)計方法包括以下幾種：（1）自下而上（DownTop）的設(shè)計方法自下而上的設(shè)計是一種傳統(tǒng)的設(shè)計方法，對設(shè)計進(jìn)行逐次劃分的過程，從已存在的基本單元出發(fā)。（2）自上而下(TopDown)的設(shè)計方法自上而下的設(shè)計是從系統(tǒng)級開始，把系統(tǒng)劃分為基本單元，然后再把每個基本單元劃分為下一層次的基本單元，一直這樣做下去，直到可以直接用EDA元件庫中的元件來實現(xiàn)為止。設(shè)計時需要考慮多個目標(biāo)的綜合平衡。使用HDL語言開發(fā)數(shù)字產(chǎn)品的一般步驟是首先選用一種HDL語言進(jìn)行高層次， 然后用CPLD,FPGA等可編程邏輯器件支持的邏輯綜合工具綜合到代碼，寫入相關(guān)的CPLD,FPGA芯片，然后進(jìn)入PCB設(shè)計并最終形成產(chǎn)品。即超高速集成電路硬件描述語言。20世紀(jì)70年代末和80年代初，美國國防部提出了VHSIC（Very High Speed Integrated Circuit）計劃，其目標(biāo)是為下一代集成電路的生產(chǎn)實現(xiàn)階段性的工藝極限，以及建立一項新的描述方法。1987年12月，國際電氣與電子工程師協(xié)會(Institute of Electrical and Electronics Engineers，IEEE)批準(zhǔn)了VHDL語言為硬件描述語言的工業(yè)標(biāo)準(zhǔn)，即IEEE STD10761987(LRM87)。1999年國際IEEE標(biāo)準(zhǔn)協(xié)會批準(zhǔn)了數(shù)字模擬混合版本VHDLAMS(Analog and MixedSignal)作為工業(yè)標(biāo)準(zhǔn)，即IEEE STD10761999版[8]。VHDL幾乎覆蓋了以往各種硬件描述語言的功能[16]。作為一種通用的硬件描述語言，VHDL具有以下基本特點：VHDL支持結(jié)構(gòu)化和自頂向下的設(shè)計方法，這樣非常便于設(shè)計的模塊化。VHDL具有多層次描述和仿真系統(tǒng)硬件功能的能力，可以從系統(tǒng)級到門級電路不同層次對數(shù)字電路進(jìn)行建模和描述，不同的描述還可以混合使用，大大簡化了硬件設(shè)計的任務(wù)，提高了設(shè)計效率和可靠性，縮短產(chǎn)品開發(fā)周期。VHDL程序有良好的可讀性，容易被讀者理解，需要時還可以轉(zhuǎn)化成電路原理圖輸出。VHDL可以支持各種不同類型的數(shù)字電路和系統(tǒng)的設(shè)計。既支持TTL電路，也支持CMOS電路；既可用CPLD芯片實現(xiàn)，也可以采用FPGA實現(xiàn)[11]。它是支持原理圖、VHDL、VerilogHDL以及AHDL等多種設(shè)計輸入形式，自帶綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。QuartusII是Altera公司推出的CPLD/FPGA開發(fā)工具，QuartusII提供了集成、與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性，可完成電路描述，并將其保存為設(shè)計實體文件；芯片平面布局連線編輯；功能強(qiáng)大的邏輯綜合工具；完備的電路功能仿真與時序邏輯仿真工具；定時/時序分析與關(guān)鍵路徑延時分析；可使用Signal Tap II邏輯分析工具進(jìn)行嵌入式的邏輯分析；支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件；使用組合編譯方式可一次完成整體設(shè)計流程；自動定位編譯錯誤；高效的期間編程與驗證工具；可讀入標(biāo)準(zhǔn)的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件；能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。QuartusII集成環(huán)境包括以下內(nèi)容：系統(tǒng)級設(shè)計，嵌入式軟件開發(fā)、可編程邏輯器件(PLD)設(shè)計、綜合、布局布線、驗證和仿真。具體步驟如下：（1) 打開QuartusII軟件。注意：工作目錄名不能有中文。（4) 選擇FPGA器件。（6) 對原理圖或用VHDL語言進(jìn)行編譯，無誤后進(jìn)行添加信號。（8) 進(jìn)行管腳分配。（10) 采用JTAG或AS模式進(jìn)行下載測試。QuartusII流程如下圖所示：圖22 QuartusII軟件的開發(fā)流程第三章 系統(tǒng)方案設(shè)計 系統(tǒng)整體方案函數(shù)信號發(fā)生器在生產(chǎn)實踐和科技領(lǐng)域中有著廣泛的應(yīng)用，其實現(xiàn)方法通常有以下幾種[3]:(1)用分立元件組成的函數(shù)發(fā)生器, 但通常是單函數(shù)發(fā)生器, 其頻率不高, 工作不夠穩(wěn)定, 不易調(diào)試；(2)由晶體管、運放IC等通用器件制作,多用專門的函數(shù)信號發(fā)生器產(chǎn)生信號,如早期的函數(shù)發(fā)生器芯片8038,其功能較少,精度不高,頻率上限只有300kHz,無法產(chǎn)生更高頻率的信號,調(diào)節(jié)方式也不夠靈活,頻率和占空比不能獨立調(diào)節(jié),且相互影響；(3)利用專用直接數(shù)字頻率合成 DDS 芯片的函數(shù)發(fā)生器。其中波形選擇部分是數(shù)據(jù)選擇器電路；波形發(fā)生部分包括遞增斜波產(chǎn)生電路，遞減斜波產(chǎn)生電路，三角波產(chǎn)生電路，梯形波波產(chǎn)生電路，正弦波產(chǎn)生電路和方波產(chǎn)生電路。圖31 系統(tǒng)框圖根據(jù)系統(tǒng)整體設(shè)計要求,信號發(fā)生器由信號產(chǎn)生模塊、信號控制模塊。信號發(fā)生器的控制模塊可以用數(shù)據(jù)選擇器來實現(xiàn)。 軟件設(shè)計本次設(shè)計主要使用QuartusII軟件、VHDL硬件描述語言。VHDL采用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式[7]。三角波的產(chǎn)生是在輸出波形的前半周期內(nèi)從0累加到最大值255（8位），在后半周期從最大值遞減到0來實現(xiàn)的。正弦波的產(chǎn)生原理是基于奈奎斯特采樣定律，得到離散化波形序列。 通過所設(shè)計的智能函數(shù)發(fā)生器可以得到遞增、遞減斜波，方波，三角波，正弦波和梯形波六種波形。圖32 軟件設(shè)計流程圖第四章 波形模塊的設(shè)計和仿真 遞增斜波信號產(chǎn)生模塊遞增斜波產(chǎn)生原理：當(dāng)復(fù)位信號為1時，電路清零，恢復(fù)為初始狀態(tài)，輸出全為0；每當(dāng)復(fù)位信號為0，并檢測到時鐘上升沿時，計數(shù)器值加1，當(dāng)增加到最大后清零。其電路圖和仿真結(jié)果圖如下所示。計數(shù)值減少呈現(xiàn)線性關(guān)系，因此輸出的波形是遞減的斜波。圖43 遞減斜波信號產(chǎn)生模塊電路圖圖44 遞減斜波函數(shù)發(fā)生電路波形仿真圖三角波函數(shù)發(fā)生電路波形仿真如下圖所示，圖46說明了三角波函數(shù)在最小值（輸出信號的每一位都是0）附近的波形變化，首先，在每個時鐘周期的上升沿，都對輸出函數(shù)進(jìn)行減1操作，直到出現(xiàn)最小值，此后每經(jīng)過一個時鐘周期的上升沿都對輸出進(jìn)行加1操作。圖45 三角波信號產(chǎn)生模塊電路圖圖46 三角波函數(shù)發(fā)生電路最小值處波形仿真圖圖47 三角波函數(shù)發(fā)生電路最大值處波形仿真圖梯形波產(chǎn)生原理：數(shù)據(jù)的遞增是以一定的階梯常數(shù)往上增加，所以輸出的波形是呈現(xiàn)階梯狀的，而不是完全呈現(xiàn)是直線增長。其電路圖和仿真結(jié)果圖如下所示。其電路圖和仿真結(jié)果圖如下所示。在每個時鐘周期上升沿到達(dá)時，輸出函數(shù)輸出對應(yīng)點的取值。電路圖和仿真結(jié)果圖如下所示。函數(shù)選擇模塊的本質(zhì)即選擇譯碼電路。圖414 函數(shù)選擇電路圖圖415 函數(shù)選擇電路波形仿真圖將上述模塊生成符號，供頂層電路調(diào)用。頂層電路的連接如圖所示：圖416 系統(tǒng)頂層電路連接圖（1）系統(tǒng)整體波形仿真圖圖417 頂層電路波形仿真圖（2）波形選擇電路與輸出波形對應(yīng)表表41 輸出電路與波形選擇對應(yīng)表SEL[2..0] 對應(yīng)的波形 000遞增斜波 011遞減斜波 010三角波 011梯形波 100正弦波 101方波 其他 OTHERS無波形產(chǎn)生從上面的仿真結(jié)果可以看出，本次設(shè)計的智能函數(shù)發(fā)生器完全滿足系統(tǒng)設(shè)計的要求，能夠以穩(wěn)定的頻率選擇輸出多種不同的波形。本設(shè)計運用VHDL語言提供了每個模塊的程序代碼，從而實現(xiàn)了函數(shù)發(fā)生器的設(shè)計，以及通過一個開關(guān)控制波形的輸出。（1）信號發(fā)生器的功能測試與仿真實驗結(jié)果表明，時序和波形正確，達(dá)到了設(shè)計的功能要求，說明該設(shè)計方案是有效的。（3）為了智能化的選擇不同信號的波形，系統(tǒng)設(shè)計了波形選擇調(diào)用模塊，來完成不同函數(shù)信號的輸出。（5）信號發(fā)生器功能設(shè)計和仿真的實現(xiàn)方法可以推廣到其它電子系統(tǒng)的設(shè)計中。經(jīng)過這次關(guān)于基于EDA的智能函數(shù)器發(fā)生器的設(shè)計，我對于VHDL硬件描述語言的應(yīng)用有了更深的了解。對于代碼的前后順序及調(diào)用掌握得還不夠好；對于一些相關(guān)的應(yīng)用軟件沒能熟練掌握。通過老師的悉心指導(dǎo)，以及自己的反復(fù)調(diào)試，最終還是把問題解決了。參考文獻(xiàn)[1]任志平,黨瑞榮,[J].科學(xué)技術(shù)與工程,，8(4):10761078.[2][D].(碩士學(xué)位).中國,哈爾濱:哈爾濱理工大學(xué),2011：3.[3]郝小江,[J].電測與儀表,2008,45(05):4951.[4]曹鄭蛟. 基于FPGA的復(fù)雜函數(shù)發(fā)生器研究[D].(碩士學(xué)位).中國,長沙:湖南大學(xué)2011:2040.[5]—Xilinx ISE使用詳解[M].北京：人民郵電出版社，2003:7.[6] 的函數(shù)波形發(fā)生器設(shè)計[J].機(jī)電技術(shù)，2012 .4:3437.[7]李博,馬娟娟,[J].伺服控制，2011,(2):5153.[8][D].(碩士學(xué)位).中國,南京:江蘇大學(xué),2009:1720.[9][J]. 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