【文章內(nèi)容簡(jiǎn)介】 。（7）對(duì)于復(fù)位信號(hào)使用rst作為信號(hào)名，如果復(fù)位信號(hào)是低電平有效，建議使用rst_n。（8）盡量遵守業(yè)界已經(jīng)習(xí)慣的一些約定。如*_r表示寄存器輸出，*_a表示異步信號(hào)等等一些習(xí)慣的約定。（9）在源文件、批處理文件的開始處應(yīng)該包含一個(gè)文件頭，文件頭是程序中很重要的一部分，有助于程序閱讀者對(duì)程序的理解，提高程序的可讀性。文件頭一般包含如下的內(nèi)容：文件名，設(shè)計(jì)者，模塊名，模塊的實(shí)現(xiàn)功能概述，使用的仿真軟件以及軟件運(yùn)行的平臺(tái)，使用的綜合工具以及工具運(yùn)行的平臺(tái)，文件創(chuàng)建時(shí)間，文件修改時(shí)間。（10）使用適當(dāng)簡(jiǎn)短的語句注釋所有的進(jìn)程、函數(shù)、端口含義、信號(hào)含義、變量含義及信號(hào)組、變量組的意義等。注釋應(yīng)在代碼附近，要求簡(jiǎn)明扼要，只要足夠說明設(shè)計(jì)意圖即可，避免過于復(fù)雜。（11）每一行語句獨(dú)立成行。（12）建議采用縮進(jìn)提高續(xù)行和嵌套語句的可讀性。（13）在RTL源碼的設(shè)計(jì)中任何元素，包括端口、信號(hào)變量函數(shù)、任務(wù)、模塊等的命名都不能取Verilog和VHDL的保留字。例如：將輸出端口命名為out，就和VHDL的保留字OUT相同，編譯時(shí)就會(huì)報(bào)錯(cuò)。（14）在進(jìn)行模塊的端口申明時(shí)，每行只申明一個(gè)端口，并建議采用以下順序：輸入信號(hào)的clk、rst、enables other control signals、data and adderss signals，然后再申明輸出信號(hào)的clk、rst、enables other control signals、data signals。（15）在例化模塊時(shí)，使用名字顯式映射而不要采用位置相關(guān)的映射，這樣可以提高代碼的可讀性和避免編譯連線錯(cuò)誤。（16）如果同一段代碼要重復(fù)多次，盡可能使用函數(shù)，如果有可能，可以將函數(shù)通用化，以使得它可以復(fù)用。（17）盡可能使用循環(huán)語句和寄存器組來提高源代碼的可讀性，這樣可以有效地減少代碼行數(shù)。（18）代碼編寫時(shí)的數(shù)據(jù)類型只使用IEEE定義的標(biāo)準(zhǔn)類型。（19）在設(shè)計(jì)中不要直接使用數(shù)字，作為例外，可以使用0和1。（20）不要在源代碼中使用嵌入式的dc_shell綜合命令。（21）在設(shè)計(jì)中避免實(shí)例化具體的門級(jí)電路。 Quartus II軟件介紹 Quartus II 概述Quartus II是Altera公司的綜合性PLD開發(fā)軟件[8]，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。Altera公司的Quartus II軟件提供完整的多平臺(tái)設(shè)計(jì)環(huán)境，能夠直接滿足特定的設(shè)計(jì)需要，為FPGA/CPLD開發(fā)提供全面的設(shè)計(jì)環(huán)境。設(shè)計(jì)軟件提供完整的多平臺(tái)設(shè)計(jì)環(huán)境，能夠直接滿足特定設(shè)計(jì)需要，為可編程芯片系統(tǒng)（SOPC）提供全面的設(shè)計(jì)環(huán)境。Quartus II軟件含有FPGA和CPLD設(shè)計(jì)所有階段的解決方案。在Quartus II軟件中，設(shè)計(jì)者可以依照個(gè)人偏好，自定義開發(fā)環(huán)境的布局、菜單、命令和圖表等。Quartus II的前身——MAX+plus II，雖然是一個(gè)非常成功的開發(fā)環(huán)境，但是隨著集成電路的發(fā)展，規(guī)模的飛速擴(kuò)大，MAX+plus II這種基于底層的開發(fā)環(huán)境越來越不能滿足現(xiàn)在對(duì)系統(tǒng)級(jí)開發(fā)的要求，隨著用戶要求的不斷提高，Altera公司終于發(fā)布了它的替代產(chǎn)品——Quartus II。Quartus II軟件的一些特性及功能如下：⑴編譯和時(shí)序逼近的增強(qiáng)特性。⑵時(shí)序估算迅速提高時(shí)序性能。⑶SOPC Builder——提高設(shè)計(jì)效率。⑷I/O引腳分配和確認(rèn)。⑸HardCopy II結(jié)構(gòu)化ASIC HardCopy II移植支持。⑹OS支持。⑺Quartus II軟件增加的器件支持。 Quartus II的設(shè)計(jì)流程用戶首先對(duì)所做項(xiàng)目進(jìn)行設(shè)計(jì)[10]，明確設(shè)計(jì)目的、設(shè)計(jì)要求。然后利用原理圖輸入方式或文本輸入方式進(jìn)行設(shè)計(jì)輸入。輸入完成后進(jìn)行編譯，若編譯過程中發(fā)現(xiàn)錯(cuò)誤，則應(yīng)檢查設(shè)計(jì)輸入以修改錯(cuò)誤，直至沒有錯(cuò)誤產(chǎn)生。編譯完成后進(jìn)行仿真，檢查是否達(dá)到設(shè)計(jì)要求，若未達(dá)到要求，需重新檢查設(shè)計(jì)輸入及編譯過程，不斷迭代、收斂直至滿足設(shè)計(jì)要求。最后將設(shè)計(jì)配置到目標(biāo)器件中進(jìn)行硬件驗(yàn)證與測(cè)試。Quartus II的設(shè)計(jì)流程圖如圖2－3所示。圖23 Quartus II的設(shè)計(jì)流程圖 Quartus II設(shè)計(jì)方法在建立新設(shè)計(jì)時(shí)，應(yīng)重視和考慮Quartus II軟件提供的設(shè)計(jì)方法，包括自上而下或自下而上的漸進(jìn)式設(shè)計(jì)流程，以及基于模塊的設(shè)計(jì)流程。不管是否使用EDA設(shè)計(jì)輸入和綜合工具，都可以使用這些設(shè)計(jì)流程。自上而下與自下而上的設(shè)計(jì)方法比較：Quartus II軟件同時(shí)支持自上而下和自下而上的編譯過程。在自上而下的編譯過程中，一個(gè)設(shè)計(jì)人員或工程負(fù)責(zé)人在軟件中對(duì)整個(gè)設(shè)計(jì)進(jìn)行編譯。不同的設(shè)計(jì)人員或者IP提供者設(shè)計(jì)并驗(yàn)證設(shè)計(jì)的不同部分，工程負(fù)責(zé)人在設(shè)計(jì)實(shí)體完成后將其加入到工程中。工程負(fù)責(zé)人從整體上編譯并優(yōu)化頂層工程。在設(shè)計(jì)中完成的部分得到適配結(jié)果，當(dāng)設(shè)計(jì)的其他部分改動(dòng)時(shí)，其性能保持不變。在自下而上的設(shè)計(jì)過程中，每個(gè)設(shè)計(jì)人員在各自的工程中對(duì)其設(shè)計(jì)進(jìn)行優(yōu)化后，將每一個(gè)底層工程集成到一個(gè)頂層工程中。漸進(jìn)式編譯提供導(dǎo)出和導(dǎo)入功能來實(shí)現(xiàn)這種設(shè)計(jì)方法。作為底層模塊設(shè)計(jì)人員，可以針對(duì)設(shè)計(jì)，導(dǎo)出優(yōu)化后的網(wǎng)表和一組分配。然后，工程負(fù)責(zé)人將每一個(gè)設(shè)計(jì)模塊作為設(shè)計(jì)分區(qū)導(dǎo)入到頂層工程中。在這種情況下，工程負(fù)責(zé)人必須指導(dǎo)底層模塊設(shè)計(jì)人員，保證每一分區(qū)使用適當(dāng)?shù)钠骷Y源。在完整的漸進(jìn)式編譯流程中，如果以前出于保持性能不變的原因而采用自下而上的方法，那么現(xiàn)在可以采用自上而下方法來達(dá)到同樣的目的。這一功能之所以重要出于兩方面的原因。第一，自上而下流程要比對(duì)應(yīng)的自下而上流程執(zhí)行起來簡(jiǎn)單一些。第二，自上而下的方法為設(shè)計(jì)軟件提供整個(gè)設(shè)計(jì)的信息，因此，可以進(jìn)行全局優(yōu)化，而在自下而上的設(shè)計(jì)方法中，軟件在編譯每一個(gè)底層分區(qū)時(shí)，并不知道頂層設(shè)計(jì)其他分區(qū)的情況，因此，必須進(jìn)行資源均衡和時(shí)序預(yù)算。3 函數(shù)信號(hào)發(fā)生器的FPGA設(shè)計(jì) 三角波信號(hào)發(fā)生器的設(shè)計(jì) 三角波的VHDL描述:設(shè)定一個(gè)變量n,定義其范圍為“00000111”到“11111000”,每到一個(gè)脈沖,分別對(duì)它進(jìn)行+8或8,然后把改變后的n送到輸出y,生成了三角波信號(hào)。三角波產(chǎn)生電路的VHDL描述如下。(三角波) LIBRARY IEEE。USE 。USE 。ENTITY delta IS PORT(clk,clr:in std_logic。 y:OUT std_logic_vector(7 DOWNTO 0))。END delta。ARCHITECTURE rtl OF delta ISBEGIN PROCESS(clk,clr) VARIABLE n:std_logic_vector(7 DOWNTO 0)。 VARIABLE f:std_logic。 BEGIN IF clr=39。039。THEN n:=00000000。 ELSIF CLK39。EVENT AND clk=39。139。THEN IF f=39。039。THEN IF n=11111000THEN n:=11111111。 f:=39。139。 ELSE n:=n+8。 END IF。 ELSE IF n=00000111THEN n:=00000000。 f:=39。039。 ELSE n:=n8。 END IF。 END IF。 END IF。 y=n。 END PROCESS。END rtl。 三角波信號(hào)發(fā)生器的邏輯電路圖通過電路觀察器（RTL Viewer）可查看設(shè)計(jì)文件通過分析與綜合之后生成的邏輯電路構(gòu)成。三角波信號(hào)發(fā)生器的RTL圖如圖3－1所示。圖31 三角波信號(hào)發(fā)生器的RTL圖 正弦波信號(hào)發(fā)生器的設(shè)計(jì) 正弦波的VHDL描述:通過定義正弦數(shù)據(jù)表,每到一個(gè)脈沖,逐次查找并輸出相應(yīng)的正弦數(shù)據(jù),生成了正弦波形。當(dāng)給輸入信號(hào)clr賦于1值時(shí)，檢測(cè)到時(shí)鐘clk的上升沿。如果tmp達(dá)到63時(shí)則清0，否則tmp就做加1的操作。正弦波產(chǎn)生電路的VHDL描述如下。 (正弦波) LIBRARY IEEE。USE 。USE 。USE 。ENTITY sin IS PORT(clk,clr:IN std_logic。 d:OUT std_logic_vector(7 DOWNTO 0))。 END。ARCHITECTURE rtl OF sin ISBEGIN PROCESS(clk,clr) VARIABLE tmp:integer RANGE 0 TO 63。 BEGIN IF clr=39。039。THEN d=00000000。 ELSIF clk39。event AND clk=39。139。THEN IF tmp=63 THEN tmp:=0。 ELSE tmp:=tmp+1。 END IF。 CASE tmp IS WHEN 00=d=conv_std_logic_vector(255,8)。 WHEN 01=d=conv_std_logic_vector(254,8)。 WHEN 02