【正文】 c Array Blocks，LABs)排列而成，用于實現(xiàn)大部分邏輯功能；(2)在芯片四周分布著可編程的輸入輸出單元(InPut/OutPut Elements，IOEs)，提供封裝引腳與內(nèi)部邏輯之間的連接接口；(3)豐富的多層互連結(jié)構(gòu)的可編程聯(lián)機；(4)片上的隨機存取塊狀RAM；(5)鎖相環(huán)(PLL)，用于時鐘的鎖定與同步、能夠?qū)崿F(xiàn)時鐘的倍頻和分頻；(6)高速的硬件乘法器，有助于實現(xiàn)高性能的DSP功能。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。因此，F(xiàn)PGA的使用靈活。基于SRAM的FPGA器件經(jīng)常帶來一些其他的成本，包括：啟動PROMS支持安全和保密應(yīng)用的備用電池等等。基于SRAM編程方式的FPGA器件多采用主動方式配置，每次重新上電后，F(xiàn)PGA器件可以控制專用的串行配置存儲器件對其進(jìn)行配置。使用FPGA器件設(shè)計數(shù)字電路，不僅可以簡化設(shè)計過程，而且可以降低整個系統(tǒng)的體積和成本，增加系統(tǒng)的可靠性。由于Verilog HDL既是機器可讀的語言也是人類可讀的語言，因此它支持硬件設(shè)計的開發(fā)、驗證、綜合和測試；硬件數(shù)據(jù)之間的通信；硬件的設(shè)計、維護(hù)和修改。從本質(zhì)上講，Verilog所具有的混合抽象層次由兩種數(shù)據(jù)類型所提供，這兩種數(shù)據(jù)類型是線網(wǎng)（net）和變量（variable）。模塊的功能描述可以是結(jié)構(gòu)級的、行為級的、也可以是結(jié)構(gòu)級和行為級的混合。PLI/VPI是一些例程的集合，它使得外部函數(shù)能夠訪問包含在Verilog HDL描述內(nèi)部的信息，推動了與仿真之間的動態(tài)交互。：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡的布爾表達(dá)式和信號的連接關(guān)系。：確認(rèn)仿真無誤后，將文件下載到芯片。接下去，再用現(xiàn)場可編程門陣列FPGA自動布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實現(xiàn)的具體電路布線結(jié)構(gòu)。，并將它們鏈接起來生成編程文件。、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。：將設(shè)計綜合后的網(wǎng)表文件映射到實體器件的過程，包括 Fitter工具、約束編輯器、布局圖編輯器、芯片編輯器和增量布局連線工具。 Quartus II系統(tǒng)工程設(shè)計Quartus II 軟件是可編程邏輯器件集成開發(fā)環(huán)境。在圖31中設(shè)當(dāng)文本框內(nèi)設(shè)置路徑、名稱和頂層實體名，名稱和頂層實體名必須相同，且不能用中文名。本設(shè)計采用CycloneⅡ系列的EP2C35F672C8芯片。圖32審查工程選擇File→New命令，顯示如圖34界面，選擇Verilog HDL File，單擊OK按鈕，進(jìn)入源文件編輯區(qū)，輸入源程序并保存文件，將Verilog源程序添加進(jìn)工程，即Add Current File To Project。首先選擇Processing菜單中的Start Compilation選項，啟動全程編譯，或者直接單擊工具欄上的編譯按鈕。圖33乘法器 Diagram/Schematic File并添加模塊電路 II軟件里選擇File→New打開新建文件夾對話框，選擇Block Diagram/Schematic File，單擊OK，即建立了一個空的頂層模塊。，設(shè)置仿真時間，Edit→End Time打開如圖35對話框。近來，CPLD及FPGA的發(fā)展為實現(xiàn)DDS提供了更好的技術(shù)手段。因為，只要改變FPGA中的ROM數(shù)據(jù)，DDS就可以產(chǎn)生任意波形，因而具有相當(dāng)大的靈活性。用FPGA可以非常方便的實現(xiàn)DDS系統(tǒng)的數(shù)字電路環(huán)節(jié)，且可現(xiàn)場編程進(jìn)行電路的修改。鋸齒波以DDS相位累加器輸出信號的高8位為輸入，得到其基本波形。設(shè)計時分兩大部分進(jìn)行，波形模塊和外圍電路模塊。系統(tǒng)的總體硬件結(jié)構(gòu)如圖36所示。相位累加器高8位作為地址進(jìn)行ROM表查詢，本設(shè)計ROM表中存儲正弦數(shù)據(jù)，用于生成正弦波形，ROM表中也可存儲其它波形數(shù)據(jù)，生成任意波形。 FPGA系統(tǒng)模塊設(shè)計系統(tǒng)模塊設(shè)計如圖38所示。如圖39所示，系統(tǒng)共有多個輸入信號和1個輸出信號。rstn：復(fù)位信號，低電平有效。此信號用3位二進(jìn)制表示，當(dāng)max位高電平的時候進(jìn)行放大，相仿的情況下位縮小。圖41頻率寄存器模塊結(jié)構(gòu)框圖各端口說明如下：Rstn：復(fù)位信號，低電平有效。頻率寄存器模塊功能設(shè)計的VerilogHDL程序如下：library ieee。 rstn,LOAD:in std_logic。ARCHITECTURE one of reg_fcw isBEGIN PROCESS(clk,rstn)begin if rstn=39。event and clk=39。 THEN DATA=FCW。end one。相位寄存器將累加和送回加法器輸入端用于下一次計算，取高8位作為ROM地址，同時送入鋸齒波模塊、方波模塊和三角波模塊。data[31..0]：相位寄存器值，保存累加值。 use 。end addr。圖44 32位加法器功能仿真該模塊主要功能是寄存上一次相位累加和，取累加和高9位作為ROM數(shù)據(jù)表的地址。CLK：系統(tǒng)時鐘信號，頻率為50MHZ.。相位寄存器模塊功能設(shè)計的VerilogHDL程序如下：library ieee。 rstn:in std_logic。end dff32 。 then t=x00000000。 then t=data。add=t(31 downto 23)。根據(jù)設(shè)計，截取相位累加器的高9位作為ROM尋址的位數(shù)。 constant FONT: rom_type := ( 128,130,131,133,134,136,137,139,141,142,144,145,147,148,150,151,153,155,156,158,159,161,162,164,165,167,168,170,171,173,174,176,177,178,180,181,183,184,186,187,188,190,191,192,194,195,196,198,199,200,202,203,204,206,207,208,209,210,212,213,214,215,216,217,219,220,221,222,223,224,225,226,227,228,229,230,231,232,233,234,234,235,236,237,238,239,239,240,241,242,242,243,244,244,245,246,246,247,247,248,249,249,250,250,250,251,251,252,252,253,253,253,254,254,254,254,255,255,255,255,255,256,256,256,256,256,256,256,256,256,256,256,256,256,256,256,255,255,255,255,255,254,254,254,254,253,253,253,252,252,251,251,250,250,250,249,249,248,247,247,246,246,245,244,244,243,242,242,241,240,239,239,238,237,236,235,234,234,233,232,231,230,229,228,227,226,225,224,223,222,221,220,219,217,216,215,214,213,212,210,209,208,207,206,204,203,202,200,199,198,196,195,194,192,191,190,188,187,186,184,183,181,180,178,177,176,174,173,171,170,168,167,165,164,162,161,159,158,156,155,153,151,150,148,147,145,144,142,141,139,137,136,134,133,131,130,128,126,125,123,122,120,119,117,115,114,112,111,109,108,106,105,103,101,100,98,97,95,94,92,91,89,88,86,85,83,82,80,79,78,76,75,73,72,70,69,68,66,65,64,62,61,60,58,57,56,54,53,52,50,49,48,47,46,44,43,42,41,40,39,37,36,35,34,33,32,31,30,29,28,27,26,25,24,23,22,22,21,20,19,18,17,17,16,15,14,14,13,12,12,11,10,10,9,9,8,7,7,6,6,6,5,5,4,4,3,3,3,2,2,2,2,1,1,1,1,1,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,1,1,1,1,1,2,2,2,2,3,3,3,4,4,5,5,6,6,6,7,7,8,9,9,10,10,11,12,12,13,14,14,15,16,17,17,18,19,20,21,22,22,23,24,25,26,27,28,29,30,31,32,33,34,35,36,37,39,40,41,42,43,44,46,47,48,49,50,52,53,54,56,57,58,60,61,62,64,65,66,68,69,70,72,73,75,76,78,79,80,82,83,85,86,88,89,91,92,94,95,97,98,100,101,103,105,106,108,109,111,112,114,115,117,119,120,122,123,125,126)。圖48波形數(shù)據(jù)工作空間中的數(shù)據(jù)如下圖所示：程序進(jìn)行波形仿真結(jié)果如下所示：該模塊主要功能是生成方波波形。方波模塊功能設(shè)計的VHDL程序如下：LIBRARY IEEE。 wave: out integer range 0 to 255 )。在軟件工具Quartus II的編譯和波形仿真后得到的波形如圖410所示。方波模塊功能設(shè)計的VHDL程序如下：LIBRARY IEEE。 wave: out integer range 0 to 255 )。在軟件工具Quartus II的編譯和波形仿真后得到的波形如圖412所示。LIBRARY IEEE。 wave: out integer range 0 to 255 )。在軟件工具Quartus II的編譯和波形仿真后得到的波形如圖414所示。Data：輸入的數(shù)據(jù)Data_out:處理后輸出的數(shù)據(jù)仿真波形圖如下所示：如果輸入的MAX_MIN是高電平，則data_out=data*set，如果是低電平，則data_out=data/set。工程名和頂層實體名必須完全相同，且不能用中文名稱，否則會編譯出錯。頻率控制字若較小，則產(chǎn)生波形的周期將會很大，可能無法形象的觀察到仿真波形。經(jīng)過反復(fù)試驗，分別得到如圖51正弦波，如圖52三角波，如圖53鋸齒波。圖52三角波圖53鋸齒波 方波結(jié)論本設(shè)計采用自上而下的設(shè)計方法，詳細(xì)闡述了函數(shù)信號發(fā)生器的系統(tǒng)設(shè)計，系統(tǒng)可實現(xiàn)任意波形和固定波形的輸出。本設(shè)計采用DDS技術(shù)，克服了傳統(tǒng)方法波形少、不易調(diào)頻的局限，完成了方便調(diào)頻、調(diào)幅的函數(shù)信號發(fā)生器的設(shè)計。在四個月課題研究的日子里，師生間結(jié)下了深厚的情誼。input [31:0] D。always (posedge loadCLK or negedge clr) Q=(!clr)?3139。//32bits freq control//input [31:0] B。 adder2 FA01 (A[1],B[1],CY[0],SUM[1],CY[1])。 adder2 FA05 (A[5],B[5],CY[4],SUM[5],CY[5])。 adder2 FA09 (A[9],B[9],CY[8],SUM[9],CY[9])。 adder2 FA13 (A[13],B[13],CY[12],SUM[13],CY[13])。 adder2 FA17 (A[17],B[17],CY[16],SUM[17],CY[17])。 adder2 FA21 (A[21],B[21],CY[20],SUM[21],CY[21])。 adder2 FA25 (A[25],B[25],CY[24],SUM[25],CY[25])。 adder2 FA29 (A[29],B[29],CY[28],SUM[29],CY[29])。input A,B,CY_IN。B)|(Aamp。input clr,CLK。output over。//use 39。 {dram[9:0]}={Q[31:22]}。 index=linspace(0,2*pi,depth)。fid=fopen(39。)。)。)。fprintf(fid,39。sin_d])。fclose(fid)。assign out=data[9:2]。wire[15:0] mult_resul