【正文】 頻率控制字，設置信號波形時注意在信號上升沿對應位置，頻率控制字設置合適的數值。注意波形輸入設置改變后，要重新生成網表文件，否則運行仿真仍是原來結果。對方波、鋸齒波，三角波同樣適用。本設計的核心是直接數字頻率合成（DDS）技術，DDS模塊的核心是相位累加器，實現輸出波形的頻率合成。賈老師淵博的專業(yè)知識和嚴謹的治學態(tài)度，深深的影響著我，鞭策我不斷奮斗、進取。//add before adder//input clr。reg [31:0] Q。input [31:0] A。 adder2 FA00 (A[0],B[0], 0,SUM[0],CY[0])。 adder2 FA04 (A[4],B[4],CY[3],SUM[4],CY[4])。 adder2 FA08 (A[8],B[8],CY[7],SUM[8],CY[8])。 adder2 FA12 (A[12],B[12],CY[11],SUM[12],CY[12])。 adder2 FA16 (A[16],B[16],CY[15],SUM[16],CY[16])。 adder2 FA20 (A[20],B[20],CY[19],SUM[20],CY[20])。 adder2 FA24 (A[24],B[24],CY[23],SUM[24],CY[24])。 adder2 FA28 (A[28],B[28],CY[27],SUM[28],CY[28])。endmodule//adder//module adder2 (A,B,CY_IN,SUM,CY_OUT)。assign CY_OUT=(Aamp。endmodule相位寄存器源程序：module DFFAF2 (clr,CLK,D,Q,dram,over)。output [9:0] dram。reg over。d0:D。 depth=1024。 addr=0:depth1。w39。\n39。\n\n39。)。,[addr。)。endmodule鋸齒波模塊源程序：module sawtooth( input[9:0] data, output[7:0] out )。//change value of mult_param lead to different amplitude//mult_param module mult ( input [7:0] data, input [7:0] mult_param, output[9:0] result )。endmodule。assign mult_result=data*mult_param。endmodule調幅模塊源程序：//increase or decrease the amplitude of the input waveform 39。方波模塊源程序：module square( input data, output[7:0] out )。fprintf(fid,39。\t%d:%d。 fprintf(fid,39。fprintf(fid,39。 fprintf(fid,39。39。 sin_a=sin(index)。 over=Q[31]。over39。reg [31:0] Q。input [31:0] D。CY_IN)|(Bamp。output SUM,CY_OUT。 adder2 FA30 (A[30],B[30],CY[29],SUM[30],CY[30])。 adder2 FA26 (A[26],B[26],CY[25],SUM[26],CY[26])。 adder2 FA22 (A[22],B[22],CY[21],SUM[22],CY[22])。 adder2 FA18 (A[18],B[18],CY[17],SUM[18],CY[18])。 adder2 FA14 (A[14],B[14],CY[13],SUM[14],CY[14])。 adder2 FA10 (A[10],B[10],CY[9],SUM[10],CY[10])。 adder2 FA06 (A[6],B[6],CY[5],SUM[6],CY[6])。 adder2 FA02 (A[2],B[2],CY[1],SUM[2],CY[2])。//D_ff put out//output [31:0] SUM。d0:D。input loadCLK。在本課題完成之際，謹向我的恩師致以最衷心的感謝和最崇高的敬意!在課題進行過程中，同組的同學也給了我很多的幫助，在此表示衷心的感謝。致謝在這四個多月的畢業(yè)設計過程中，得到了賈老師的悉心指導和無私教誨。本設計實現了正弦波、方波、三角波和鋸齒波的波形仿真，正弦波產生用查找表法實現，方波和鋸齒波由編程實現，作為固定波形輸出。從波形圖來看，波形無明顯失真。同時，頻率控制字也不能太大，其要滿足奈奎斯特采樣定理的要求，否則會產生波形失真。仿真過程中應注意以下幾點，仿真時間不宜設置太短，時間太短，可能無法看到正確的仿真波形。5系統(tǒng)調試軟件調試主要是在軟件Quartus II中模擬仿真，通過查看仿真波形進行調試。圖414三角波形模塊功能仿真該模塊主要功能是實現波形的幅度調節(jié)，可對波形進行放大或縮小。END sanjiao。USE 。圖412 鋸齒波仿真波形該模塊主要功能是生成三角波模塊。END juchi。USE 。圖410方波模塊仿真該模塊主要功能是生成鋸齒波。END square。USE 。波形輸出信號送入調幅模塊，實現幅度調節(jié)。圖47 正弦波形參數這些數據的產生采用matlab產生，matlab面向對象編程，效率高?？梢允褂肦OM生成也可以直接在程序中描述。end one。end if。elsif clk39。ARCHITECTURE one of dff32 issignal t:std_logic_vector(31 downto 0)。 data: in std_logic_vector(31 downto 0)。use 。DATA[31..0]：32位加法器輸出值。輸出累加和送回加法器。ARCHITECTURE one of addr isbegin addr_out=data+fcw。entity addr is port ( fcw:in std_logic_vector(31 downto 0)。Suaddr_out [31..0]：頻率控制字與相位寄存器值的累加和，累加和送入寄存器中。 32位加法器該模塊主要功能是實現相位累加，以頻率控制字為步長進行累加，最終得到ROM數據表的地址。在軟件工具Quartus II的編譯和波形仿真后得到的波形如圖42所示。 END IF。139。039。 FCW: in std_logic_vector(31 downto 0)。use 。FCW[31..0]：頻率控制字輸入。輸出信號端口說明如下：DA1[9..0]：波形輸出。Fcw[31..0]：頻率控制字，控制輸出波形頻率，實現系統(tǒng)的調頻功能。5個輸入信號分別是時鐘信號、復位信號、頻率控制字、頻率鎖存信號、調幅信號，調幅模式選擇信號，波形選擇信號。圖38 FPGA設計模塊圖整個設計有一個頂層模塊設計，按照功能要求劃分為三個模塊，即DDS控制模塊、波形產生模塊、調幅模塊。同時相位累加器高8位作為地址送入方波產生模塊，輸出方波。圖36系統(tǒng)硬件框圖 FPGA系統(tǒng)設計流程圖37 FPGA設計框圖FPGA實現的主要功能是：(1)保存頻率控制字，并構成相位累加器，用相位累加器輸出信號產生波形；(2)用內部存儲模塊構成存放正弦波數據的ROM數據表；(3)實現乘法器設計，幅度控制字輸入，用于波形的幅度調節(jié)。其中DDS頻率合成模塊、波形產生模塊、調幅模塊為數字電路，由FPGA芯片實現。本系統(tǒng)通過輸入頻率控制字控制輸出波形的頻率實現調頻功能；通過改變乘法器的倍乘輸入數據，控制波形幅度的改變，實現調幅功能。本系統(tǒng)是在基于DDS技術的基礎上，產生3種信號波形，分別為正弦波、方波、鋸齒波。相比之下FPGA的功能完全取決于設計需求，可以復雜也可以簡單，而且FPGA芯片還支持在系統(tǒng)現場升級，雖然在精度和速度上略有不足，但也能基本滿足絕大多數系統(tǒng)的使用要求。FPGA的應用不僅使得數字電路系統(tǒng)的設計非常方便，并且還大大縮短了系統(tǒng)研制的周期，縮小了數字電路系統(tǒng)的體積和所用芯片的品種。設置時鐘信號周期、占空比，在波形文件中單擊時鐘信號（clk），選擇Value→Clock，彈出如圖35所示對話框。，選擇Insert→Symbol,打開一個Symbol對話框,如圖34所示，選擇已有模塊，則可將其添加到頂層模塊中。注意這里所謂的編譯（Compilation）包括Quartus II對設計輸入的多項處理操作，其中包括排錯、數據網表文件提取、邏輯綜合、適配、裝配文件（仿真文件與編程配置文件）生成，以及基于目標器件的工程時序分析等。Quartus II編譯器是由一系列處理模塊構成的，這些模塊負責對設計項目的檢錯、邏輯綜合和結構綜合。，默認操作，單擊Next按鈕。設置好后單擊Next按鈕。用于完成波形發(fā)生器的分析綜合、硬件優(yōu)化、適配、配置文件編輯下載以及硬件系統(tǒng)測試等。；進行時序分析，可查看時序分析結果報告。 Quartus II簡介Quartus II是Altera公司推出的CPLD/FPGA開發(fā)工具，Quartus II提供了完全集成且與電路結構無關的開發(fā)包環(huán)境，具有數字邏輯設計的全部特性，包括：、結構框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設計實體文件。3系統(tǒng)軟件設計FPGA軟件電路設計主要是通過軟件編程實現FPGA內部的電路的形成。（edif）的EDA工業(yè)標準文件。PLI/VPI的應用包括將Verilog HDL仿真器與其它仿真和CAD系統(tǒng)、用戶定制的調試任務、時延計算以及標注器相連接。這些模塊組成一個層次化結構并使用線網進行互連。對于連續(xù)賦值，變量和線網的表達式能夠連續(xù)地將值驅動到線網，它提供了基本的結構級建模方法?，F在，Verilog HDL已經成為數字系統(tǒng)設計的首選語言，并成為綜合、驗證和布局布線技術的基礎。 Verilog HDL語言簡介Verilog HDL是一種硬件描述語言，于1995年被接納為IEEE標準，標準編號為IEEE Std 13641995。它們無需花費傳統(tǒng)意義下制造集成電路所需大量時間和精力，避免了投資風險，成為電子器件行業(yè)中發(fā)展最快的一族。被動方式由外部計算機或控制器控制配置過程，CPLD器件以及為FPGA器件提供配置信息的專用配置器件通常采用這種編程方法?；贔lash和反熔絲的FPGA沒有這些隱含成本，因此可保證較低的總系統(tǒng)成本。 FPGA的編程技術目前有三種基本的FPGA編程技術：SRAM、反熔絲、Flash。FPGA的編程無須專用的FPGA編程器，只需用通用的EPROM、PROM編程器即可。 FPGA工作狀態(tài)FPGA是由存放在片內RAM中的程序來設置其工作狀態(tài)的，因此，工作時需要對片內的RAM進行編程。EAB是在輸入和輸出埠加有寄存器的RAM塊，其容量可靈活變化。在FPGA實際應用中，設計的保密和設計的可升級是十分重要的，用單片機來配置FPGA可以很好的解決上述問題。CLB之間的空隙部分是布線通道，布線通道給CLB和IOB的輸入輸出提供互聯的路徑。CLB是實現各種邏輯功能的基本單元，包括組合邏輯，時序邏輯，RAM及各種運算功能。可以通過采樣的方法降低帶內誤差功率，可以通過隨機抖動法提高無雜散動態(tài)范圍，在D/A轉換器的低位上加擾打破DDS輸出的周期性，從而把周期性的雜散分量打散使之均勻化。如通過增加波形ROM的長度以減小相位截斷誤差，通過增加波形ROM的字長和D/A轉換器的精度以減小D/A量化誤差等。 DDS頻率合成器優(yōu)缺點DDS頻率合成器具有以下優(yōu)點：(1)頻率分辨率高，輸出頻點多，可達2N個頻點(假設DDS相位累加器的字長是N)；(2)頻率切換速度快，可達us量級；(3)頻率切換時相位連續(xù)；(4)可以輸出寬帶正交信號；(5)輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用；(6)可以產生任意波形；(7)全數字化實現，便于集成，體積小，重量輕。波形ROM示意圖如圖25所示。當DDS相位累加器采用32位字長，時鐘頻率為50MHz時，它的輸出頻率間隔可達到。相位累加器輸出和ROM輸出可分別理解為理想正弦波相位信號和時域波形的時鐘抽樣。DDS的核心就是相位累加器，利用它來產生信號遞增的相位信息，整個DDS系統(tǒng)在統(tǒng)一的參考時鐘下工作，每個時鐘周期相位累加器作加法運算一次。相位累加器由加法器與累加寄存器級聯構成。這里N為相位累加器的字長，K稱為頻率控制字。：指的是頻率合成器是