【正文】 形文件。，選擇Insert→Symbol,打開一個Symbol對話框,如圖34所示，選擇已有模塊，則可將其添加到頂層模塊中。選擇File→Create/Update→Create Symbol Files For Current File，例如圖33所示的是一個由Verilog源程序生成的乘法器。注意這里所謂的編譯（Compilation）包括Quartus II對設計輸入的多項處理操作，其中包括排錯、數(shù)據網表文件提取、邏輯綜合、適配、裝配文件（仿真文件與編程配置文件）生成，以及基于目標器件的工程時序分析等。編譯器首先從工程設計文件間的層次結構描述中提取信息，包括每個低層次文件中的錯誤信息，供設計者排除，然后將這些層次構建產生一個結構化的以網表文件表達的電路原理圖文件，并把各層次中所有的文件結合成一個數(shù)據包，以便更有效的處理。Quartus II編譯器是由一系列處理模塊構成的，這些模塊負責對設計項目的檢錯、邏輯綜合和結構綜合。確認無誤后，單擊Finish按鈕，結束新建工程向導，如圖32所示。，默認操作，單擊Next按鈕。設置好后單擊Next按鈕。、名稱和頂層實體。用于完成波形發(fā)生器的分析綜合、硬件優(yōu)化、適配、配置文件編輯下載以及硬件系統(tǒng)測試等。：包括四種編程模式，即被動串行模式、JTAG模式、主動串行模式和插座內編程模式。；進行時序分析，可查看時序分析結果報告。：包括分析和綜合器件、輔助工具和RTL查看器等工具。 II邏輯分析工具進行嵌入式的邏輯分析。，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊。 Quartus II簡介Quartus II是Altera公司推出的CPLD/FPGA開發(fā)工具，Quartus II提供了完全集成且與電路結構無關的開發(fā)包環(huán)境，具有數(shù)字邏輯設計的全部特性，包括：、結構框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設計實體文件。然后，利用Quartus II工具，逐層進行仿真驗證，再把其中需要變?yōu)閷嶋H電路的模塊組合，經過自動綜合工具轉換到門級電路網表。3系統(tǒng)軟件設計FPGA軟件電路設計主要是通過軟件編程實現(xiàn)FPGA內部的電路的形成。：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時序。（edif）的EDA工業(yè)標準文件。：將文件調入HDL仿真軟件進行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設計可以跳過這一步，只在布線完成以后，進行時序仿真）。PLI/VPI的應用包括將Verilog HDL仿真器與其它仿真和CAD系統(tǒng)、用戶定制的調試任務、時延計算以及標注器相連接。Verilog語言可以通過使用編程語言（Programming Language Interface,PLI）和Verilog程序接口（Verilog Procedural Interface,VPI）進行擴展。這些模塊組成一個層次化結構并使用線網進行互連。一個用Verilog HDL描述的設計包含一組模塊，每一個模塊都包含一個I/O接口和一個功能描述。對于連續(xù)賦值，變量和線網的表達式能夠連續(xù)地將值驅動到線網，它提供了基本的結構級建模方法。它還具有器件管腳間的時延和時序檢查功能?，F(xiàn)在，Verilog HDL已經成為數(shù)字系統(tǒng)設計的首選語言，并成為綜合、驗證和布局布線技術的基礎。它使各種設計工具（包括驗證仿真、時序分析、測試分析以及綜合）能夠在多個抽象層次上以標準文本格式描述數(shù)字系統(tǒng)，簡單、直觀并富有效率。 Verilog HDL語言簡介Verilog HDL是一種硬件描述語言，于1995年被接納為IEEE標準，標準編號為IEEE Std 13641995。它們無需花費傳統(tǒng)意義下制造集成電路所需大量時間和精力，避免了投資風險，成為電子器件行業(yè)中發(fā)展最快的一族。將前述方式進行不同組合可得到5種配置方式：主動串行（AS）、被動串行（PS）、被動并行同步（PPS）、被動并行異步（PPA）和邊界掃描（JTAG）方式。被動方式由外部計算機或控制器控制配置過程，CPLD器件以及為FPGA器件提供配置信息的專用配置器件通常采用這種編程方法。主動方式由FPGA器件引導操作過程，它控制外部存儲器的數(shù)據傳輸以及初始化過程，這種方式需要一個串行存儲器件，用來存儲配置信息?；贔lash和反熔絲的FPGA沒有這些隱含成本，因此可保證較低的總系統(tǒng)成本?；贔lash的FPGA是FPGA領域比較新的技術，也能提供可重編程功能。 FPGA的編程技術目前有三種基本的FPGA編程技術：SRAM、反熔絲、Flash。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據，可以產生不同的的電路功能。FPGA的編程無須專用的FPGA編程器，只需用通用的EPROM、PROM編程器即可。加電時，F(xiàn)PGA芯片將EPROM中數(shù)據讀入片內編程RAM中，配置完成以后，F(xiàn)PGA進入工作狀態(tài)。 FPGA工作狀態(tài)FPGA是由存放在片內RAM中的程序來設置其工作狀態(tài)的，因此，工作時需要對片內的RAM進行編程。當用于RAM時，EAB可配制成多種形式的字寬和容量。EAB是在輸入和輸出埠加有寄存器的RAM塊，其容量可靈活變化。單片機可選用常用的如MCS51系列、MCS96系列、AVR系列等均可。在FPGA實際應用中，設計的保密和設計的可升級是十分重要的，用單片機來配置FPGA可以很好的解決上述問題。因此，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。CLB之間的空隙部分是布線通道，布線通道給CLB和IOB的輸入輸出提供互聯(lián)的路徑。IOB是芯片外部引腳數(shù)據與內部進行數(shù)據交換的接口電路。CLB是實現(xiàn)各種邏輯功能的基本單元，包括組合邏輯，時序邏輯，RAM及各種運算功能。它是作為專用集成電路(ASIC)領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點?？梢酝ㄟ^采樣的方法降低帶內誤差功率，可以通過隨機抖動法提高無雜散動態(tài)范圍，在D/A轉換器的低位上加擾打破DDS輸出的周期性，從而把周期性的雜散分量打散使之均勻化。當然一味靠增加波形ROM的深度和字長的方法來減小雜散對性能的提高總是有限的。如通過增加波形ROM的長度以減小相位截斷誤差，通過增加波形ROM的字長和D/A轉換器的精度以減小D/A量化誤差等。DDS輸出雜散比較大，這是由于信號合成過程中的相位截斷誤差、D/A轉換器的截斷誤差和D/A轉換器的非線性造成的。 DDS頻率合成器優(yōu)缺點DDS頻率合成器具有以下優(yōu)點：(1)頻率分辨率高，輸出頻點多，可達2N個頻點(假設DDS相位累加器的字長是N)；(2)頻率切換速度快，可達us量級；(3)頻率切換時相位連續(xù)；(4)可以輸出寬帶正交信號；(5)輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用；(6)可以產生任意波形；(7)全數(shù)字化實現(xiàn)，便于集成，體積小，重量輕。波形存儲器的輸出送到D/A轉換器，D/A轉換器將數(shù)字量形式的波形幅值轉換成所要求合成頻率的模擬量形式信號。波形ROM示意圖如圖25所示。ROM表完成將累加器相位信息轉換為幅值信息的功能。當DDS相位累加器采用32位字長，時鐘頻率為50MHz時，它的輸出頻率間隔可達到。系統(tǒng)工作時，累加器的單個時鐘周期的增量值為，相應角頻率 ，所以DDS的輸出頻率為，DDS輸出頻率步進間隔為。相位累加器輸出和ROM輸出可分別理解為理想正弦波相位信號和時域波形的時鐘抽樣。對于幅值歸一化的正弦波信號的瞬時幅值完全由瞬時相位來決定，因為，所以相位變化越快，信號的頻率越高。DDS的核心就是相位累加器，利用它來產生信號遞增的相位信息，整個DDS系統(tǒng)在統(tǒng)一的參考時鐘下工作，每個時鐘周期相位累加器作加法運算一次。累加寄存器將加法器在上一個時鐘脈沖作用后所產生的新相位數(shù)據反饋到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。相位累加器由加法器與累加寄存器級聯(lián)構成。圖24相位累加器結構其中，相位累加器字長為N，DDS控制時鐘頻率為fc，頻率控制字為K。這里N為相位累加器的字長，K稱為頻率控制字。圖23 DDS結構原理圖相位累加器由一個N位的加法器和一個N位的寄存器構成，通過把上一個時鐘的累加結果反饋回加法器的輸入端而實現(xiàn)累加功能。：指的是頻率合成器是否具有調幅(AM)、調頻(FM)、調相(PM)等功能。：指的是輸出由一種頻率轉換成另一頻率的時間。：指的是輸出頻率在一定時間間隔內和標準頻率偏差的數(shù)值，它分長期、短期和瞬時穩(wěn)定度三種。頻率合成器既要產生所需要的頻率，又要獲得純凈的信號。一般傳統(tǒng)的信號發(fā)生器采用諧振法，即用具有頻率選擇性的正反饋回路來產生正弦振蕩，獲得所需頻率信號，但難以產生大量的具有同一穩(wěn)定度和準確度的不同頻率。目前它正朝著系統(tǒng)化，小型化、模塊化和工程化的方向發(fā)展，性能越來越好，使用越來越方便，是目前應用最廣泛的頻率合成器之一。目前用的最多的是查表法。這種技術是用數(shù)字計算機和數(shù)模變換器來產生信號完成直接數(shù)字頻率合成的辦法，其是目前最新的產生頻率源的頻率合成技術。但是鎖相頻率合成器也存在一些問題，以致難于滿足合成器多方面的性能要求，主要表現(xiàn)在高頻率分辨率與快速轉換頻率之間的矛盾。它的跟蹤性能及低噪聲性能得到人們的重視得到迅速發(fā)展。早在1932年DeBellescize提出的同步檢波理論中首次公布發(fā)表了對鎖相環(huán)路的描述。間接頻率合成又稱鎖相頻率合成，采用鎖相環(huán)路(PLL)技術對頻率進行四則運算，產生所需頻率。而這些足以抵消其所有優(yōu)點。此外寄生輸出大，這是由于帶通濾波器無法將混頻器產生的無用頻率分量濾盡。直接頻率合成能實現(xiàn)快速頻率變換、幾乎任意高的頻率分辨力、低相位噪聲及很高的輸出頻率。早期的頻率合成方法稱為直接頻率合成。所謂的頻率合成就是將一個高精度和高穩(wěn)定度的標準參考頻率，經過混頻、倍頻與分頻等對它進行加、減、乘、除的四則運算，最終產生大量的具有同樣精確度和穩(wěn)定度的頻率源。頻率合成器是現(xiàn)代電子系統(tǒng)的重要組成部分，它作為電子系統(tǒng)的“心臟”，在通信、雷達、電子對抗、導航、儀器儀表等許多領域中得到廣泛的應用。如圖22為其工作流程圖。如需更新輸出信號，不必改動任何線路和元器件，只需改寫存儲器中的波形數(shù)據即可。DDS(direct digital synthesizer)是在一組存儲器單元中按照信號波形數(shù)據點的輸出次序存儲了將要輸出波形的數(shù)據，在控制電路的協(xié)調控制下，以一定的速率，周而復始地將波形數(shù)據依次發(fā)送給D/A轉換器轉換成相應的模擬信號。可見傳統(tǒng)的任意波形發(fā)生器采用可變時鐘和計數(shù)器尋址波形存儲器表，此方法的優(yōu)點是產生的地址連續(xù)，輸出波形質量高。圖21可變時鐘計數(shù)器尋址的任意波形發(fā)生器圖中的計數(shù)器實際上是一個地址發(fā)生器，計數(shù)器的觸發(fā)時鐘脈沖由一個頻率可以控制的頻率發(fā)生器產生，通過改變頻率發(fā)生器的頻率設置值，實現(xiàn)調整計數(shù)器產生的地址變化速率，從而改變輸出的任意波形的頻率。采用可變時鐘計數(shù)器尋址波形存儲器表，該方法是一種傳統(tǒng)型任意波形發(fā)生器。但也存在一些問題，如波形輸出期間，微處理器因為失去了總線控制權，無法進行其他操作。 DMA輸出方式DMA(direct memory aecess)方式輸出不依賴于程序的執(zhí)行，由DMA控制器申請總線控制權，通過地址總線給出存儲器的地址信號，同時選通存儲器和D/A轉換器，在兩者之間建立直接的數(shù)據通道，使存儲器相應單元中的波形數(shù)據傳送給D/A轉換器轉換后輸出信號。但數(shù)據輸出定時不準確，會影響信號的頻率和相位。計算機根據波形的函數(shù)表達式，計算出一系列波形數(shù)據瞬時值，并定時地逐個傳送給D/A轉換器，合成出所需要的波形。ROM的初始化文件設計，利用MegaWizard PlugIn Manager定制正弦信號數(shù)據ROM。主要工作如下：采用Altera公司的的EP2C35F672C8芯片作為產生波形數(shù)據的主芯片，通過硬件編程語言實現(xiàn)DDS模塊電路，這部分工作需要熟悉DDS原理，F(xiàn)PGA的開發(fā)流程，Verilog語言編程以及QuartusⅡ開發(fā)環(huán)境。波形操作方法的好壞，是由波形發(fā)生器控制軟件質量保證的，編輯功能增加的越多，波形形成的操作性越好。早在1978年，由美國Wavetek公司和日本東亞電波工業(yè)公司公布了最高取樣頻率為5MHz，可以形成256點(存儲長度)波形數(shù)據，垂直分辨率為8bit，主要用于振動、醫(yī)療、材料等領域的第一代高性能信號源。這些新一代臺式儀器具有多種特性，可以執(zhí)行多種功能。，臺式儀器在走了一段下坡路之后，又重新繁榮起來。由于VXI總線的逐漸成熟和對測量儀器的高要求，在很多領域需要使用VXI系統(tǒng)測量產生復雜的波形，VXI的系統(tǒng)資源提供了明顯的優(yōu)越性，但由于開發(fā)VXI模塊的周期長，而且需要專門的VXI機箱的配套使用，使得波形發(fā)生器VXI模塊僅限于航空、軍事及國防等大型領域。從而促進了函數(shù)波形發(fā)生器向任意波形發(fā)生器的發(fā)展，各種計算機語言的飛速發(fā)展也對任意波形發(fā)生器軟件技術起到了推動作用。波形發(fā)生器通常允許用一系列的點、直線和固定的函數(shù)段把波形數(shù)據存入存儲器。.近幾年來，國際上波形發(fā)生器技術發(fā)展主要體現(xiàn)在以下幾個方面：，輸出波形頻率的提高，使得波形發(fā)生器能應用于越來越廣的領域。2005年的產品N6030A能夠產生高達500MHz的頻率。到了二十一世紀，隨著集成電路技術的高速發(fā)展，出現(xiàn)了多種工作頻率可過GHz的DDS芯片，同時也推動了函數(shù)波形發(fā)生器的發(fā)展。HP877OA實際上也只能產生8種波形，而且價格昂貴。這時期的波形發(fā)生器多以軟件為主，實質是采用微處理器對DAC的程序控制，就可以得到各種簡單的波形。這種情況，主要表現(xiàn)為兩個突出問題，一是通過電位器的調節(jié)來實現(xiàn)輸出頻率的調節(jié)，因此很難將頻率調