【正文】 弦波。 ，即正弦波幅值采樣存儲和正弦波波形的還原輸出。本設(shè)計用VHDL語言根據(jù)傅立葉函數(shù)采集點進(jìn)行掃描，分別產(chǎn)生正弦波、三角波和矩形波。 正弦波信號仿真在這個仿真圖中，可以看到當(dāng)clrn為高電平的時候，出現(xiàn)一個clk時鐘脈沖的上升沿開始計數(shù)，圖中的數(shù)據(jù)將根據(jù)列表中所查到的數(shù)據(jù)按照一定的規(guī)律顯示。產(chǎn)生框圖如圖：CLK為主控模塊提供的頻率信號，RST為復(fù)位鍵，DATA為產(chǎn)生的波型數(shù)據(jù)信號。（3）正弦波數(shù)據(jù)產(chǎn)生模塊正弦波產(chǎn)生方法是由主控制模塊提供波型頻率，按照主控制模塊的頻率依次從64個已寫好的正弦數(shù)據(jù)中取值，然后這些數(shù)據(jù)直按送入DAC就能得到所需正弦波信號。 三角波數(shù)據(jù)產(chǎn)生結(jié)構(gòu)框圖按仿真按鈕可以直接進(jìn)行仿真,提示信息提示你仿真成功之后,可以看到如下的仿真波形, 。這些數(shù)據(jù)直按送入DAC就能得到所需三角波信號。在這個仿真波形圖中，可以看到當(dāng)clrn為高電平的時候，出現(xiàn)一個clk時鐘脈沖的上升沿計數(shù)，從0跳到255，等下一個脈沖來臨時有從255跳到0，依次重復(fù)，如圖所示，波形將以方波的規(guī)律變化。 方波數(shù)據(jù)產(chǎn)生結(jié)構(gòu)框圖方波信號仿真：按仿真按鈕可以直接進(jìn)行仿真,提示信息提示你仿真成功后。將這些數(shù)據(jù)直按送入DAC就能得到所需方波信號。CNT為FPGA產(chǎn)生的8位數(shù)字波形數(shù)據(jù)信號。圖是用QuartusⅡ，其中CLK為標(biāo)準(zhǔn)頻率50M輸入，RST為系統(tǒng)復(fù)位鍵，VADD，VDEC為調(diào)節(jié)輸出幅度的二個按鍵，使用方法是當(dāng)按下VADD時幅度會每隔一秒遞增一次，直到最大幅度，當(dāng)按下VDEC時幅度會每隔一秒遞減一次，直到最小幅度，PADD，PDEC為調(diào)節(jié)輸出頻率的二個按鍵，使用方法是當(dāng)按下PVADD時頻率會每隔一秒遞增一次，直到最大頻率，當(dāng)按下PDEC時頻率會每隔一秒遞減一次，直到最小頻率。在芯片里面要處理的就有波形產(chǎn)生器產(chǎn)生相應(yīng)的數(shù)據(jù)后輸出8位的數(shù)據(jù)到數(shù)據(jù)選擇模塊中,通過按鈕發(fā)出選擇數(shù)據(jù)的指令,3選1的數(shù)據(jù)選擇器選擇相應(yīng)的數(shù)據(jù)進(jìn)行輸出,把這些數(shù)據(jù)輸入D/A模塊中,通過D/A模塊對數(shù)據(jù)轉(zhuǎn)換,在它的輸出端就可得到相應(yīng)的波形。波形發(fā)生器可以由正弦波產(chǎn)生模塊、三角波產(chǎn)生模塊、方波產(chǎn)生模塊和輸出波形選擇模塊（ch3a1）。本次設(shè)計的數(shù)字信號發(fā)生器在QuartusⅡ。消息處理器可以自動定位編譯過程中發(fā)現(xiàn)的錯誤，編譯器還可以優(yōu)化設(shè)計文件。如此眾多的設(shè)計方法幫助設(shè)計者輕松地完成設(shè)計輸入。 數(shù)字信號發(fā)生器的軟件設(shè)計 本次設(shè)計的軟件部分主要運用Altera公司的QuartusⅡ軟件平臺，其開發(fā)流程基本分成2個步驟：Ⅱ軟件的設(shè)計文件可以來自QuartusⅡⅡ強(qiáng)大的集成功能允許信息在各種應(yīng)用程序間自由交流，設(shè)計者可在一個工程內(nèi)直接從某個設(shè)計文件轉(zhuǎn)換到其他任何設(shè)計文件，而不必理會設(shè)計文件是圖形格式、文本格式，還是波形格式。執(zhí)行對應(yīng)的順序語句，最后結(jié)束 CASE語句。 IF語句是一種條件語句，它根據(jù)語句中所設(shè)置的一種或多種條件，有選擇地執(zhí)行指定的順序語句。二者都屬于流程控制語句。在程序設(shè)計中，主要使用的函數(shù)語句有兩種：Ifelse語句和casewhen語句。波型頻率幅度的改變可以通過按對應(yīng)的頻率加按鍵和頻率減鍵，幅度加鍵幅度減鍵。：初始化按鍵輸入，選擇波型，調(diào)節(jié)波型。 濾波電路4. 系統(tǒng)軟件設(shè)計本設(shè)計主要是由FPGA為核心控制一些簡單外圍電路輸出可控的方波、三角波、鋸齒波、正弦波。只允許一定頻率范圍內(nèi)的信號成分正常通過，而阻止另一部分頻率成分通過的電路，叫做經(jīng)典濾波器或濾波電路。根據(jù)高等數(shù)學(xué)理論，任何一個滿足一定條件的信號，都可以被看成是由無限個正弦波疊加而成。濾波分經(jīng)典濾波和現(xiàn)代濾波。DAC0832各引腳編號及其作用：① 1號CS引腳：片選信號輸入線，低電平有效；② 2號WR1引腳：為輸入寄存器的寫選通信號；③ 3號AGND引腳：模擬地，模擬信號和基準(zhǔn)電源的參考地；④ 47，1316號D0D7引腳：數(shù)據(jù)輸入線，TLL電平；⑤ 8號V ref引腳：基準(zhǔn)電壓輸入（10V～+10V）；⑥ 9號RFB引腳：反饋信號輸入線，芯片內(nèi)部有反饋電阻；⑦ 10號DGND引腳：數(shù)字地；⑧ 11號IOUT1引腳：電流輸出線，當(dāng)輸入全為1時，IOUT1最大；⑨ 12號IOUT2引腳：電流輸出線，其值與IOUT1為一常數(shù)；⑩ 17號XFRE引腳：數(shù)據(jù)傳送控制信號輸入線，低電平有效；? 18號WR2引腳：為DAC寄存器寫選通輸入線；? 19號ILE引腳：數(shù)據(jù)鎖存允許控制信號輸入線，高電平有效；? 20號V cc引腳：電源輸入線（+5V～+15V）Vref。此后，當(dāng)WR1由低電平變高時，控制信號成為低電平，此時，數(shù)據(jù)被鎖存到輸入寄存器中，這樣輸入寄存器的輸出端不再隨外部數(shù)據(jù)DB的變化而變化。在DAC0832中有兩級鎖存器，第一級鎖存器稱為輸入寄存器，它的允許鎖存信號為ILE，第二級鎖存器稱為DAC寄存器，它的鎖存信號也稱為通道控制信號XFER。其主要參數(shù)如下：分辨率為8位，轉(zhuǎn)換時間為1μs，滿量程誤差為177。D/： D/A轉(zhuǎn)換電路的原理圖 DAC0832轉(zhuǎn)換器簡介DAC0832是雙列直插式8位D/A轉(zhuǎn)換器。本設(shè)計采用DAC0832 作為D/A 轉(zhuǎn)換器件，其具有數(shù)字量的輸入鎖存功能，DAC0832芯片的輸出通過放大器OP07，即可用示波器觀察。D/A轉(zhuǎn)換芯片種類繁多。D/A的輸出用電壓形式表示一般應(yīng)為： () 式中D為D/A的輸入數(shù)據(jù)值，N為D/AC的位數(shù)，即通常所指的D/AC的分辨率，為輸入D/A的參考電壓。波形幅度量化序列經(jīng)D/A轉(zhuǎn)換后成為階梯波。數(shù)模（D/A）轉(zhuǎn)換電路的作用是把已經(jīng)合成的波形幅值的數(shù)字量轉(zhuǎn)換成模擬量，其速度和特性直接影響整個系統(tǒng)的性能。 D/A轉(zhuǎn)換部分D/A轉(zhuǎn)換器電路的設(shè)計：從波形RAM中讀出的幅度量化數(shù)據(jù)還只是一個數(shù)字信號，要得到最后的輸出信號必須經(jīng)過數(shù)模轉(zhuǎn)換器。 EPF10K50ETI1442芯片結(jié)構(gòu)圖通常情況下在硬件調(diào)試的過程中一般使用下載電纜進(jìn)行下載，而當(dāng)調(diào)試完成以后要用配置芯片對FPGA進(jìn)行配置。 電源電路 FPGA部分本設(shè)計使用的FPGA芯片為EPF10K50ETI1442芯片，其典型邏輯門數(shù)（包括邏輯門和RAM）為50000門，最大可用系統(tǒng)門數(shù)為116000門，邏輯單元（Logic elements）為2880個，邏輯陣列模塊（Logic array blocks）為360個，嵌入式陣列模塊（Embedded array blocks）為10個，RAM總?cè)萘繛?0480字節(jié)，用戶可用的I/O引腳最多為310個。輸出部分有兩個部分，分別為VEE+。 系統(tǒng)時鐘電路 電源電路的設(shè)計電源是電路正常工作的保證，直接影響著系統(tǒng)的穩(wěn)定。 輸入按鍵電路系統(tǒng)即FPGA運行時所需的時鐘，采用50MHZ的有源晶振產(chǎn)生。由式（）舉例說明累加器位數(shù)不同產(chǎn)生差異：　 () 　 ()式() 產(chǎn)生的波形優(yōu)于式() ，最高頻率也高出幾倍。即使這樣，得到波形依然平滑，可滿足設(shè)計要求。如采用32 MHz 的晶振，也能得到10 Hz 精確的等步進(jìn)調(diào)節(jié)，但犧牲了波形質(zhì)量。輸出波形頻率計算:　　　　　　　　　　 　　　　　　 ()式中是晶振頻率K 分頻系數(shù)　 N 相位累加器位數(shù)　 S 相位累加器步長若取代入式（）得到。、幅值和波形轉(zhuǎn)換部分由于采用DDS，在ROM中存有波形一個周期的n個等間隔歸一化采樣數(shù)據(jù)，改變相位累加器步進(jìn)，從而改變對ROM中數(shù)據(jù)的讀取速度，即可合成不同頻率波形，存儲器中存入過量的采樣值，使得采樣點數(shù)較少時，依然能夠得到較好波形輸出，從而得到較高頻率輸出。4．調(diào)幅：可以遞增和遞減正弦波、三角波、方波的幅度。2．復(fù)位：低電平復(fù)位。 輸入部分輸入部分包含以下功能按鍵：時鐘、復(fù)位、波形、調(diào)幅、調(diào)頻。從而完成整個設(shè)計?？刂撇糠种饕捎卯a(chǎn)生高低電平的撥碼開關(guān)控制。本設(shè)計主要通過VHDL語言實現(xiàn)頻率控制、波形控制、 波形數(shù)據(jù)的提取、 波形的產(chǎn)生工作。它的工作原理是:將要產(chǎn)生的波形數(shù)據(jù)存入波形存儲器 ,然后在參考時鐘的作用下 ,對輸入的頻率數(shù)據(jù)進(jìn)行累加 ,并且將累加器的輸出一部分作為讀取波形存儲器的地址 ,將讀出的波形數(shù)據(jù)經(jīng)D/A轉(zhuǎn)換為相應(yīng)的模擬電壓信號。DDS這種結(jié)構(gòu)主要由相位累加器、 相位調(diào)制器、 波形 ROM 查找表、 D/ A 構(gòu)成。 EDA工具設(shè)計流程圖3. 系統(tǒng)硬件電路設(shè)計 數(shù)字信號發(fā)生器的系統(tǒng)組成該數(shù)字信號發(fā)生器系統(tǒng)主要由輸入部分、FPGA部分、D/A轉(zhuǎn)換部分、頻率、幅值調(diào)節(jié)和波形轉(zhuǎn)換部分組成。Quartus平臺與Cadence、Exemplar Logic、 Mentor Graphics、Synopsys和Synplicity等EDA供應(yīng)商的開發(fā)工具相兼容。 Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計輔助工具，集成了SOPC和HardCopy設(shè)計流程，并且繼承了Maxplus II 友好的圖形界面及簡便的使用方法?！?MaxplusII作為Altera的上一代PLD設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。對第三方EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方EDA工具。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。 QuartusⅡ簡介Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。這些模塊可以預(yù)先設(shè)計或者使用以前設(shè)計中的存檔模塊, 將這些模塊存放在庫中 , 就可以在以后的設(shè)計中進(jìn)行復(fù)用。VHDL 語言采用基于庫 ( library) 的設(shè)計方法。當(dāng)硬件電路的設(shè)計描述完成以后 ,VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實現(xiàn)。采用 VHDL 語言描述硬件電路時, 設(shè)計人員并不需要首先考慮選擇進(jìn)行設(shè)計的器件。VHDL 語言很強(qiáng)的移植能力主要體現(xiàn)在: 對于同一個硬件電路的 VHDL 語言描述 , 它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。VHDL 語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。同時，VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。(2) VHDL 語言具有強(qiáng)大的硬件描述能力。VHDL 語言設(shè)計方法靈活多樣 , 既支持自頂向下的設(shè)計方式, 也支持自底向上的設(shè)計方法。同時, 它還具有多層次的電路設(shè)計描述功能。歸納起來 ,VHDL 語言主要具有以下優(yōu)點：(1) VHDL 語言功能強(qiáng)大 , 設(shè)計方式多樣。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱可視部分），既涉及實體的內(nèi)部功能和算法完成部分。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 VHDL簡介VHDL 的全稱是VeryHighSpeed Integrated Circuit Hardw