【正文】 個(gè)比較肯定的值。239。reg [7:0] X1。電路用FPGA/CPLD實(shí)驗(yàn)箱按模塊調(diào)試，各模塊逐個(gè)調(diào)試通過后再進(jìn)行綜合調(diào)試。1) 仿真波形圖如圖53所示：圖53波形選擇模塊仿真clk：時(shí)鐘輸入；data1：數(shù)據(jù)輸入1；data2：數(shù)據(jù)輸入2；data3：數(shù)據(jù)輸入3；sel：選擇信號(hào)輸入；outdata：輸出信號(hào)；2) 仿真結(jié)果分析：波形選擇模塊共有三個(gè)波形輸入口，分別對(duì)應(yīng)正弦波，方波，三角波，可知只要兩位二進(jìn)制數(shù)據(jù)便可滿足選擇三種波形的要求，通過上圖可見當(dāng)選擇信號(hào)分別為00,01,10,是可對(duì)應(yīng)選擇data1，data2，data3，輸出。程序的編寫格式必須規(guī)范，模塊、端口以及信號(hào)變量的命名應(yīng)當(dāng)反映實(shí)際意義，縮進(jìn)格式工整明了，方便閱讀理解，這樣有利于程序的編寫，有利于分析調(diào)試，也有利于程序的重復(fù)使用。altsyncram altsyncram_ponent ( .clock0 (clock), .address_a (address), .q_a (sub_wire0), .aclr0 (139。b1), .wren_a (139。endalways(posedge clk) begin{firstco,firsts}=tempa[9:0]+inb[9:0]。endalways(posedge clk)beginaddress[7:0]=sum[39:32]。reg[9:0] firsts,thirda,thirdb。b1), .data_a ({8{139。input clock。利用EDA設(shè)計(jì)軟件輔助設(shè)計(jì)，方便快捷，減少了錯(cuò)誤率的產(chǎn)生，縮短了產(chǎn)品的設(shè)計(jì)及上市周期，既減輕了設(shè)計(jì)工作量又滿足了商業(yè)利益的需求。因此，如果在軟硬件都基本調(diào)通的情況下，系統(tǒng)的軟硬件綜合調(diào)試難度不是很大。endassign Amplitude=Romdata_temp1。input key1,key2。output [7:0] outdata。采用流水線結(jié)構(gòu)以后，由于加法器的字長變短了，對(duì)于FPGA來講，加法器字長變短，對(duì)于提高工作頻率是十分有幫助的。在本題設(shè)計(jì)中只需借助FPGA便可完成。(1) 設(shè)計(jì)思想：正弦波發(fā)生分為兩個(gè)步驟，即正弦波幅值采樣存儲(chǔ)和正弦波波形的還原輸出。與微處理器完全兼容。該方案是利用FPGA具有的靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改，極大地提高了電子系統(tǒng)設(shè)計(jì)的靈活性和通用性，而且大大縮短了系統(tǒng)的開發(fā)周期。可見，DDS的基于累加器相位控制方式給它帶來了微步進(jìn)的優(yōu)勢。這樣，相位累加器在時(shí)鐘作用下，不斷對(duì)頻率控制字進(jìn)行線性相位累加。因此，F(xiàn)PGA的使用非常靈活。開關(guān)矩陣是高度靈活的，可以對(duì)其進(jìn)行配置以便處理組合邏輯、移位寄存器或RAM。因此一個(gè)有關(guān)的重要區(qū)別是很多新的FPGA支持完全的或者部分的系統(tǒng)內(nèi)重新配置。 系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。VerilogHDL是一種新興的程序設(shè)計(jì)語言，使用VerilogHDL進(jìn)行設(shè)計(jì)其性能總是比常規(guī)使用CPU或者M(jìn)CU的程序設(shè)計(jì)語言在性能上要高好幾個(gè)數(shù)量級(jí)。在此基礎(chǔ)上進(jìn)行了硬件電路的設(shè)計(jì)，主要采用DDS（直接數(shù)字頻率合成）方案，采用了Altera公司的低成本cyclone II系列FPGA的EP2C5QC8作為核心芯片，構(gòu)建了外圍的0832DA轉(zhuǎn)換電路，以及1MHZ低通濾波電路。它的影響毫不亞于20世紀(jì)70年代單片機(jī)的發(fā)明和使用。基于以上考慮，在中小型數(shù)字電路的設(shè)計(jì)和測試中，迫切需要設(shè)計(jì)一種小型易用成本低廉的信號(hào)發(fā)生器。CPLD邏輯門的密度在幾千到幾萬個(gè)邏輯單元之間，而FPGA通常是在幾萬到幾百萬。目前，I/O口的頻率也越來越高，一些高端的FPGA通過DDR寄存器技術(shù)可以支持高達(dá)2Gbps的數(shù)據(jù)速率。 FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。DDS的工作原理是基于相位和幅度的對(duì)應(yīng)關(guān)系，通過改變頻率控制字來改變相位累加器的累加速度，然后在固定時(shí)鐘的控制下取樣，取樣得到的相位值通過相位幅度轉(zhuǎn)換得到與相位值對(duì)應(yīng)的幅度序列，幅度序列通過數(shù)模轉(zhuǎn)換得到模擬形式量化的正弦波輸出。用相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器的相位取樣地址，這樣就可把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形抽樣值（二進(jìn)制編碼）經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。但鑒于DDS的占用ROM空間較大，我們?cè)O(shè)計(jì)時(shí)就必須考慮到所用期間的ROM空間是否夠用，結(jié)合我選用的Cyclone II 系列的 EP2C5Q208C8N器件所提供的26個(gè) M4KRAM存儲(chǔ)模塊。此信號(hào)發(fā)生器的特點(diǎn)及功能集成度高，因采取整體模塊式設(shè)計(jì)，在此也考慮到實(shí)際應(yīng)用中，萬一FPGA的邏輯門數(shù)量不夠，特準(zhǔn)備了一套備用方案。有源濾波器同無源濾波器比較，治理效果好，主要可以同時(shí)濾除多次及高次諧波，不會(huì)引起諧振，但是價(jià)位相對(duì)高！b) 無源濾波器：無源濾波器，又稱LC濾波器，是利用電感、電容和電阻的組合設(shè)計(jì)構(gòu)成的濾波電路，可濾除某一次或多次諧波，最普通易于采用的無源濾波器結(jié)構(gòu)是將電感與電容串聯(lián)，可對(duì)主要次諧波（7）構(gòu)成低阻抗旁路；單調(diào)諧濾波器、雙調(diào)諧濾波器、高通濾波器都屬于無源濾波器。采樣圖如圖42所示。d67。當(dāng)撥碼開關(guān)為00時(shí)，輸出正弦波。d0。d1。實(shí)踐證明，這些措施對(duì)消除某些引腳上的“毛刺”及高頻噪聲起到了很好的效果。 綜合調(diào)試結(jié)果1) 綜合仿真圖如下：圖57系統(tǒng)綜合仿真圖clk:時(shí)鐘輸入；key1,key2：頻率控制字控制按鍵；Fword：頻率控制字輸出；address：波形地址；sel：波形選擇控制信號(hào)；key3，key4：幅度控制按鍵。通過這一個(gè)多月的時(shí)間，使我學(xué)到許多知識(shí)，明白了許多以前上課時(shí)無法理解的知識(shí)，還積累了一些較簡單的問題解決方案。b0), .byteena_a (139。output [7:0]address。secondb=firstb[29:10]。thirda=seconda[19:10]。input clk。b1), .clock1 (139。另外由于該方面的設(shè)計(jì)水平有限，所以存在著許多缺陷和失誤，懇請(qǐng)老師批評(píng)指正。如圖可見當(dāng)sel為00時(shí)選擇正弦波的波形輸出，并且key3檢測到按下一次，就將波形輸出的值outdata加5之后再由Amplituide輸出。所以，在調(diào)試濾波電路和緩沖輸出電路時(shí)，都選擇了高速寬帶運(yùn)放。d0。由于本次設(shè)計(jì)用的DAC0832是一個(gè)8位的數(shù)模轉(zhuǎn)換器，且參考電壓定為5 V，則其電壓分辨率為△v=5V/255=,*5=98mv≈，只要對(duì)波形數(shù)據(jù)ROM的數(shù)據(jù)進(jìn)行對(duì)以5為步進(jìn)的縮放即可。當(dāng)撥碼開關(guān)為10時(shí)，輸出三角波。d67。y=+*sign(128mod(x,256))。設(shè)計(jì)D/A輸出后，通過濾波電路、輸出緩沖電路，使信號(hào)平滑且具有負(fù)載能力。 綜合以上涉及方面的分析，因此本次課題采用此方案進(jìn)行設(shè)計(jì)。低通濾波D/A變換相位累加器頻率控制字ROM圖22 DDS與FPGA總體設(shè)計(jì)圖采用震蕩器頻率合成方案。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號(hào)。其中相位累加器字長為N，DDS控制時(shí)鐘頻率為fc，頻率控制字為K。加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。當(dāng)外部輸入信號(hào)經(jīng)過IOB模塊的存儲(chǔ)單元輸入到FPGA內(nèi)部時(shí)，其保持時(shí)間（Hold Time）的要求可以降低，通常默認(rèn)為0。CPLD是一個(gè)有點(diǎn)限制性的結(jié)構(gòu)。1緒論 FPGA簡介FPGA (FieldProgrammable Gate Array)，即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。僅靠原理圖輸入方式已不能滿足要求，采用硬件描述語言VHDL的設(shè)計(jì)方式應(yīng)運(yùn)而生，解決了傳統(tǒng)用電路原理圖設(shè)計(jì)大系統(tǒng)工程時(shí)的諸多不便，成為電子電路設(shè)計(jì)人員的最得力助手。本次論文主要研究了基于FPGA的函數(shù)信號(hào)發(fā)生器的設(shè)計(jì)思路與軟硬件實(shí)現(xiàn)。第三代EDA系統(tǒng)中除了引入硬件描述語言，還引入了行為綜合工具和邏輯綜合工具，采用較高的抽象層次進(jìn)行設(shè)計(jì)，并按層次式方法進(jìn)行管理，可大大提高處理復(fù)雜設(shè)計(jì)的能力，縮短設(shè)計(jì)周期，綜合優(yōu)化工具的采用使芯片的品質(zhì)如面積、速度和功耗等獲得了優(yōu)化，因而第三代EDA系統(tǒng)迅速得到了推廣應(yīng)用。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。而FPGA卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。2) 可配置邏輯塊（CLB） CLB是FPGA內(nèi)的基本邏輯單元。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。每來一個(gè)時(shí)鐘脈沖fc，加法器將頻率控制字K與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。因DDS輸出信號(hào)是對(duì)正弦波的抽樣合成，所以應(yīng)滿足Niqust定理的要求，即fDDS≤2n1，也就是要求K≤2n1，根據(jù)頻譜性能的要求，一般取fDDS≤。采用VHDL語言來編程，然后下載文件到FPGA來實(shí)現(xiàn)。為了避免干擾信號(hào)影響系統(tǒng)正常工作，未分配功能的FPGA引腳必須接地，在所有的輸入引腳上串聯(lián)100歐姆左右電阻減弱干擾信號(hào)影響，如有必要還應(yīng)在輸入端設(shè)置上拉或下拉電阻。4軟件設(shè)計(jì)本設(shè)計(jì)用verilog語言根據(jù)Niqustc采樣定理，對(duì)波形ROM進(jìn)行掃描，分別產(chǎn)生正弦波、三角波和方波。其波形數(shù)據(jù)產(chǎn)生與正弦波一致，這里就不在贅述了。流水線結(jié)構(gòu)是一種常用的設(shè)計(jì)方法。input [1:0]sel。幅度調(diào)節(jié)模塊程序：module Amcontrol(clk,key1,key2,Romdata,Amplitude)。endalways(*)beginif(!key1||!key2)Romdata_temp1=Romdata+839。 綜合調(diào)試面對(duì)電子技術(shù)日新月異的發(fā)展，利用EDA手段進(jìn)行設(shè)