【正文】 位二進(jìn)制表示，當(dāng)max位高電平的時候進(jìn)行放大，相仿的情況下位縮小。ARCHITECTURE one of reg_fcw isBEGIN PROCESS(clk,rstn)begin if rstn=39。相位寄存器將累加和送回加法器輸入端用于下一次計算，取高8位作為ROM地址，同時送入鋸齒波模塊、方波模塊和三角波模塊。圖44 32位加法器功能仿真該模塊主要功能是寄存上一次相位累加和，取累加和高9位作為ROM數(shù)據(jù)表的地址。end dff32 。根據(jù)設(shè)計，截取相位累加器的高9位作為ROM尋址的位數(shù)。 wave: out integer range 0 to 255 )。在軟件工具Quartus II的編譯和波形仿真后得到的波形如圖412所示。Data：輸入的數(shù)據(jù)Data_out:處理后輸出的數(shù)據(jù)仿真波形圖如下所示：如果輸入的MAX_MIN是高電平，則data_out=data*set，如果是低電平，則data_out=data/set。圖52三角波圖53鋸齒波 方波結(jié)論本設(shè)計采用自上而下的設(shè)計方法，詳細(xì)闡述了函數(shù)信號發(fā)生器的系統(tǒng)設(shè)計，系統(tǒng)可實現(xiàn)任意波形和固定波形的輸出。 DATA:OUT std_logic_vector(31 downto 0) )。use 。end dff32 。 index=linspace(0,2*pi,depth)。)。ENTITY rom_sin ISPORT( addr:IN integer range 0 to 511 。USE 。 data:in integer range 0 to 255。END square。fclose(fid)。)。add=t(31 downto 23)。 rstn:in std_logic。END IF。 use 。經(jīng)過反復(fù)試驗，分別得到如圖51正弦波，如圖52三角波，如圖53鋸齒波。在軟件工具Quartus II的編譯和波形仿真后得到的波形如圖414所示。 wave: out integer range 0 to 255 )。方波模塊功能設(shè)計的VHDL程序如下：LIBRARY IEEE。add=t(31 downto 23)。 rstn:in std_logic。end addr。end one。 rstn,LOAD:in std_logic。rstn：復(fù)位信號，低電平有效。系統(tǒng)的總體硬件結(jié)構(gòu)如圖36所示。因為，只要改變FPGA中的ROM數(shù)據(jù)，DDS就可以產(chǎn)生任意波形，因而具有相當(dāng)大的靈活性。首先選擇Processing菜單中的Start Compilation選項，啟動全程編譯，或者直接單擊工具欄上的編譯按鈕。 Quartus II系統(tǒng)工程設(shè)計Quartus II 軟件是可編程邏輯器件集成開發(fā)環(huán)境。PLI/VPI是一些例程的集合，它使得外部函數(shù)能夠訪問包含在Verilog HDL描述內(nèi)部的信息，推動了與仿真之間的動態(tài)交互?；赟RAM的FPGA器件經(jīng)常帶來一些其他的成本，包括：啟動PROMS支持安全和保密應(yīng)用的備用電池等等。CycloneII系列FPGA主要由輸入輸出單元IOE、掩埋數(shù)組EAB、邏輯數(shù)組LAB及內(nèi)部聯(lián)機(jī)組成。已有研究在對DDS輸出的頻譜做了大量的分析后，總結(jié)出了誤差的領(lǐng)域分布規(guī)律建立了誤差模型，在分析DDS頻譜特性的基礎(chǔ)上又提出了一些降低雜散功率的方法。因DDS輸出信號是對正弦波的抽樣合成的，所以應(yīng)滿足Niqust定理要求，即，也就是要求，根據(jù)頻譜性能要求，一般取。從而使輸出結(jié)果每一個時鐘周期遞增K。這種技術(shù)是用數(shù)字計算機(jī)和數(shù)模變換器來產(chǎn)生信號，完成直接數(shù)字頻率合成的辦法或者是用計算機(jī)求解一個數(shù)字遞推關(guān)系式，或者是查閱表格上所存儲的波形值。它利用混頻器、倍頻器、分頻器與帶通濾波器來完成四則運算。原理框圖如圖21所示。經(jīng)過將近30年的發(fā)展，伴隨著電子元器件、電路、及生產(chǎn)設(shè)備的高速化、高集成化，波形發(fā)生器的性能有了飛速的提高，其變得操作越來越簡單，而輸出波形的能力越來越強(qiáng)。由上面的產(chǎn)品可以看出，函數(shù)波形發(fā)生器發(fā)展很快。隨著我國經(jīng)濟(jì)和科技的發(fā)展，對相應(yīng)的測試儀器和測試手段也提出了更高的要求，信號發(fā)生器己成為測試儀器中至關(guān)重要的一類，因此開發(fā)信號發(fā)生器具有重大意義。文中詳細(xì)闡述了直接數(shù)字頻率合成（DDS）、波形產(chǎn)生以及調(diào)幅模塊的設(shè)計，并給出了相應(yīng)的仿真結(jié)果。這時期的波形發(fā)生器多以軟件為主，實質(zhì)是采用微處理器對DAC的程序控制，就可以得到各種簡單的波形。由于VXI總線的逐漸成熟和對測量儀器的高要求，在很多領(lǐng)域需要使用VXI系統(tǒng)測量產(chǎn)生復(fù)雜的波形，VXI的系統(tǒng)資源提供了明顯的優(yōu)越性，但由于開發(fā)VXI模塊的周期長，而且需要專門的VXI機(jī)箱的配套使用，使得波形發(fā)生器VXI模塊僅限于航空、軍事及國防等大型領(lǐng)域。但數(shù)據(jù)輸出定時不準(zhǔn)確，會影響信號的頻率和相位。如圖22為其工作流程圖。早在1932年DeBellescize提出的同步檢波理論中首次公布發(fā)表了對鎖相環(huán)路的描述。：指的是輸出頻率在一定時間間隔內(nèi)和標(biāo)準(zhǔn)頻率偏差的數(shù)值，它分長期、短期和瞬時穩(wěn)定度三種。DDS的核心就是相位累加器，利用它來產(chǎn)生信號遞增的相位信息，整個DDS系統(tǒng)在統(tǒng)一的參考時鐘下工作，每個時鐘周期相位累加器作加法運算一次。 DDS頻率合成器優(yōu)缺點DDS頻率合成器具有以下優(yōu)點：(1)頻率分辨率高，輸出頻點多，可達(dá)2N個頻點(假設(shè)DDS相位累加器的字長是N)；(2)頻率切換速度快，可達(dá)us量級；(3)頻率切換時相位連續(xù)；(4)可以輸出寬帶正交信號；(5)輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用；(6)可以產(chǎn)生任意波形；(7)全數(shù)字化實現(xiàn)，便于集成，體積小，重量輕。CLB之間的空隙部分是布線通道，布線通道給CLB和IOB的輸入輸出提供互聯(lián)的路徑。FPGA的編程無須專用的FPGA編程器，只需用通用的EPROM、PROM編程器即可。它們無需花費傳統(tǒng)意義下制造集成電路所需大量時間和精力，避免了投資風(fēng)險，成為電子器件行業(yè)中發(fā)展最快的一族。對于連續(xù)賦值，變量和線網(wǎng)的表達(dá)式能夠連續(xù)地將值驅(qū)動到線網(wǎng)，它提供了基本的結(jié)構(gòu)級建模方法。3系統(tǒng)軟件設(shè)計FPGA軟件電路設(shè)計主要是通過軟件編程實現(xiàn)FPGA內(nèi)部的電路的形成。，默認(rèn)操作，單擊Next按鈕。設(shè)置時鐘信號周期、占空比，在波形文件中單擊時鐘信號（clk），選擇Value→Clock，彈出如圖35所示對話框。本系統(tǒng)通過輸入頻率控制字控制輸出波形的頻率實現(xiàn)調(diào)頻功能；通過改變乘法器的倍乘輸入數(shù)據(jù)，控制波形幅度的改變，實現(xiàn)調(diào)幅功能。圖38 FPGA設(shè)計模塊圖整個設(shè)計有一個頂層模塊設(shè)計，按照功能要求劃分為三個模塊，即DDS控制模塊、波形產(chǎn)生模塊、調(diào)幅模塊。FCW[31..0]：頻率控制字輸入。139。Suaddr_out [31..0]：頻率控制字與相位寄存器值的累加和，累加和送入寄存器中。DATA[31..0]：32位加法器輸出值。elsif clk39。圖47 正弦波形參數(shù)這些數(shù)據(jù)的產(chǎn)生采用matlab產(chǎn)生，matlab面向?qū)ο缶幊?，效率高。圖410方波模塊仿真該模塊主要功能是生成鋸齒波。USE 。仿真過程中應(yīng)注意以下幾點，仿真時間不宜設(shè)置太短，時間太短，可能無法看到正確的仿真波形。致謝在這四個多月的畢業(yè)設(shè)計過程中，得到了賈老師的悉心指導(dǎo)和無私教誨。elsif clk39。end addr。elsif clk39。39。\t%d:%d。 begin wave=FONT(addr)。ARCHITECTURE one OF juchi IS begin wave=addr when addr512/2 else addr512/2。調(diào)幅模塊源程序：library ieee。方波模塊源程序：LIBRARY IEEE。,[addr。w39。139。 end one。139。賈老師淵博的專業(yè)知識和嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度，深深的影響著我，鞭策我不斷奮斗、進(jìn)取。頻率鎖存信號上升沿到來時，鎖存頻率控制字，設(shè)置信號波形時注意在信號上升沿對應(yīng)位置，頻率控制字設(shè)置合適的數(shù)值。ENTITY sanjiao ISPORT( addr:IN integer range 0 to 511 。圖411鋸齒波模塊各端口說明如下：Addr:輸入的地址Wave[7..0]：輸出8位數(shù)據(jù)波形。在本設(shè)計中，使用MATLAB工具來生成0~的正弦數(shù)字幅度值，幅度值均為無符號十進(jìn)制數(shù)據(jù)，程序如下：n=0:1:511y=round((sin(2*pi*n/512)+1)*2^7)plot(y)波形數(shù)據(jù)如圖48所示。139。add[8..0]：取累加和高9位為ROM表地址，表中相應(yīng)地址存儲對應(yīng)波形數(shù)據(jù)。use 。139。DATA[31..0]：頻率控制字輸出，送入DDS模塊，確定輸出波形頻率。系統(tǒng)整體原理圖如圖39所示。本系統(tǒng)由FPGA芯片、鍵盤、數(shù)碼管、數(shù)模轉(zhuǎn)換以及低通濾波和后級放大電路組成。后來出現(xiàn)的專用DDS芯片極大的推動了DDS技術(shù)的發(fā)展，但專用DDS芯片價格昂貴，且無法實現(xiàn)任意波形輸出。確認(rèn)無誤后，單擊Finish按鈕，結(jié)束新建工程向?qū)?，如圖32所示。：包括分析和綜合器件、輔助工具和RTL查看器等工具。然后，利用Quartus II工具，逐層進(jìn)行仿真驗證，再把其中需要變?yōu)閷嶋H電路的模塊組合，經(jīng)過自動綜合工具轉(zhuǎn)換到門級電路網(wǎng)表。一個用Verilog HDL描述的設(shè)計包含一組模塊，每一個模塊都包含一個I/O接口和一個功能描述。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的的電路功能。因此，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。DDS輸出雜散比較大，這是由于信號合成過程中的相位截斷誤差、D/A轉(zhuǎn)換器的截斷誤差和D/A轉(zhuǎn)換器的非線性造成的。對于幅值歸一化的正弦波信號的瞬時幅值完全由瞬時相位來決定，因為，所以相位變化越快，信號的頻率越高。：指的是輸出由一種頻率轉(zhuǎn)換成另一頻率的時間。它的跟蹤性能及低噪聲性能得到人們的重視得到迅速發(fā)展。頻率合成器是現(xiàn)代電子系統(tǒng)的重要組成部分，它作為電子系統(tǒng)的“心臟”，在通信、雷達(dá)、電子對抗、導(dǎo)航、儀器儀表等許多領(lǐng)域中得到廣泛的應(yīng)用。 DMA輸出方式DMA(direct memory aecess)方式輸出不依賴于程序的執(zhí)行，由DMA控制器申請總線控制權(quán)，通過地址總線給出存儲器的地址信號，同時選通存儲器和D/A轉(zhuǎn)換器，在兩者之間建立直接的數(shù)據(jù)通道，使存儲器相應(yīng)單元中的波形數(shù)據(jù)傳送給D/A轉(zhuǎn)換器轉(zhuǎn)換后輸出信號。，臺式儀器在走了一段下坡路之后，又重新繁榮起來。HP877OA實際上也只能產(chǎn)生8種波形，而且價格昂貴。實驗表明，用現(xiàn)場可編程門陣列（FPGA）設(shè)計實現(xiàn)的采用直接數(shù)字頻率合成（DDS）技術(shù)的函數(shù)信號發(fā)生器，克服了傳統(tǒng)方法的局限，實現(xiàn)了信號發(fā)生器多波形輸出以及方便調(diào)頻、調(diào)幅的功能。不論是在生產(chǎn)、科研還是教學(xué)上，信號發(fā)生器都是電子工程師信號仿真實驗的最佳工具。2003年，Agilent的產(chǎn)品33220A能夠產(chǎn)生17種波形，最高頻率可達(dá)20M。而且外形尺寸與價格，都比過去的類似產(chǎn)品減少了一半。在一個DMA操作中，只能在一個D/A轉(zhuǎn)換器和存儲器之間傳送數(shù)據(jù)，無法實現(xiàn)多通道的信號輸出。頻率合成大致經(jīng)歷了三個主要階段：直接頻率合成、采用鎖相技術(shù)的間接頻率合成、直接數(shù)字頻率合成。直接數(shù)字頻率合成即DDS，它是目前最新的產(chǎn)生頻率源的頻率合成技術(shù)。 DDS原理DDS是一種全數(shù)字的頻率合成方法，其基本結(jié)構(gòu)主要由相位累加器、波形ROM、D/A轉(zhuǎn)換器和低通濾波器四個部分構(gòu)成，如圖23所示。假設(shè)，相位累加器字長為N，DDS控制時鐘頻率為，時鐘周期為，頻率控制字為K。在比較新的DDS芯片中普遍都采用了12bit的D/A轉(zhuǎn)換器。用單片機(jī)配置FPGA器件時，關(guān)鍵在于產(chǎn)生合適的時序。其中，SRAM是迄今為止應(yīng)用范圍最廣的架構(gòu)，主要因為它速度快且具有可重編程能力，而反熔絲FPGA只具有一次可編程(one Time Programmabfe，OTP)能力。一個完整的VerilogHDL設(shè)計模塊包括端口定義、I/O聲明、信號類型聲明和功能描述四部分。（電路）平面布局連線編輯。：Quartus II提供了功能仿真和時序仿真兩種工具。即將設(shè)計項目適配進(jìn)FPGA/CPLD目標(biāo)器中，同時產(chǎn)生多種用途的輸出文件，如功能和時序仿真文件、器件編程的目標(biāo)文件等。而且它的時鐘頻率已可達(dá)到幾百兆赫茲，加上它的靈活性和高可靠性，非常適合用于實現(xiàn)波形發(fā)生器的數(shù)字電路部分。外圍電路模塊為模擬電路，主要完成輸出波形的低通濾波及增益放大功能。1個輸出信號是最終波形的輸出，本系統(tǒng)實現(xiàn)信號波形輸出，方便調(diào)頻、調(diào)幅。 use 。END IF。 data:in std_logic_vector(31 downto 0)。 use 。end process。該模塊的結(jié)構(gòu)框圖如圖49所示。USE 。ARCHITECTURE one OF sanjiao ISbegin wave=addr when addr=512/2 else 512addr。頻率控制字及調(diào)幅模塊的倍乘數(shù)值改變，應(yīng)適當(dāng)增加時間間隔，以免不同頻率、幅度的波形交界處產(chǎn)生毛刺，導(dǎo)致波形不平滑。同時，感謝我的家人對我學(xué)業(yè)的支持，并對所有關(guān)心、支持和幫助我的老師、親人和朋友們表示深深的謝意!作者認(rèn)真進(jìn)行了課題的