【正文】 CD 上顯示的數(shù)據(jù)，該數(shù)據(jù)來處于 RAM。169。218。207。216。218。170。206。hc0/adr+1,dat=ram[dr]adr=31/adr=0圖 412 LCD 數(shù)據(jù)準備狀態(tài)轉(zhuǎn)移圖該部分一共有 8 個狀態(tài)，如圖 412 所示。這里需要一個定時器，定時器周期為 。各個十進制數(shù)據(jù)的存放地址如圖 416 所示。系統(tǒng)默認的輸出信號為正弦波，信號頻率為1kHz，相位偏移為 0 度。圖 53 正弦波圖 54 方波201。226。193。202。結(jié) 論本文從直接數(shù)字頻率合成（DDS）技術(shù)入手，詳細分析了其背景和發(fā)展現(xiàn)狀，并說明了研究多功能信號發(fā)生器的現(xiàn)實意義。該信號發(fā)生器的特點包括：（1）能通過 LCD 實時顯示信號發(fā)生器輸出信號的種類、頻率等信息；（2）能通過按鍵對輸出信號的各類以及各種參數(shù)進行修改設(shè)置；（3）輸出信號頻率范圍為 1Hz 到 ；能輸出 8 種不同的信號（正弦波、方波、三角波、鋸齒波、PWM、SPWM、AM、FM） ；（4）能對基本信號（正統(tǒng)波、方波、三角波、鋸齒波）的進行相位偏移控制；（5）能對 PWM 信號的占空比進行修改設(shè)定；（6）能對復雜信號（SPWM、AM、FM ）的調(diào)制信號的頻率進行修改設(shè)定。從測試結(jié)果來看，該多功能信號發(fā)生器完全符合設(shè)計要求。202。198。181。當采樣信號采用系統(tǒng)時鐘 50MHz 時，分析儀只能觀察到 1KHz 以上的信號（指能觀察到一個完整的周期） 。SignalTap II 嵌入式邏輯分析儀可以隨設(shè)計文件一起下載到目標芯片中，用以捕捉目標芯片中設(shè)計者感興趣的信號節(jié)點處的信息，而不影響芯片的正常工作。 LCD_dat = dataram[LCD_addr]。狀態(tài) 10 將控制信號 E 拉低，將數(shù)據(jù)寫入到 LCD 內(nèi)部的 DDRAM 中。h0c/dat=839。196。210。232。01 199。214。195。248。re 為從 RAM 中讀數(shù)據(jù)的使能。分別將這四個按鍵按功能命名如下表：表 41 按鍵與名稱的對應(yīng)按 鍵 KEY0 KEY1 KEY2 KEY3名 稱 OK up down cursor系統(tǒng)分為兩種運行模式，普通模式和編程模式。 output [11:0]FM_out。 output [11:0]AM_out。 end endmodule當輸出頻率為 10kHz、占空比為 30%時的 modelsim 仿真結(jié)果如圖 47 所示。input [11:0]phase。input [8:0]phase。 //相位累加器的輸出相位output [8:0]phase。h1_0000_0000 * fre / 3239。各種波形發(fā)生方式的顯示內(nèi)容如表 33 所示。模塊內(nèi)部包括一塊 ROM 和 RAM 的寫時序控制電路。187。253。186。該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于 Inter 的協(xié)作設(shè)計。35 DAC208。模塊提供了 8 位并行和串行兩種通信方式，使用靈活。而輸出的最高頻率可達到系統(tǒng)時鐘的一半。178。181。SPWM 信號可以通過一個頻率較低的正弦信號與另一個頻率較高的三角波信號做比較得到。253。檢查地址信號的最高位的電平變化情況。168。若在相位累加器的輸出相位上加上一個小的數(shù)值，那么查表后得到的數(shù)據(jù)也會相應(yīng)的超前，也就是說此時的輸出波形的相位會相對于原來的波形超前。214。237。186。90 年代末，出現(xiàn)幾種真正高性能、高價格的函數(shù)發(fā)生器，如 HP 公司推出了型號為 HP770S 的信號模擬裝置系統(tǒng)。這個時期的波形發(fā)生器多采用模擬電子技術(shù)，但是模擬器件構(gòu)成的電路存在著尺寸大、價格貴、功耗大等缺點?；?FPGA 的實用多功能信號發(fā)生器的設(shè)計與制作基于 FPGA 的實用多功能信號發(fā)生器的設(shè)計與制作摘 要多功能信號發(fā)生器已成為現(xiàn)代測試領(lǐng)域應(yīng)用最為廣泛的通用儀器之一，代表了信號源的發(fā)展方向。而且要產(chǎn)生的信號波形越復雜，則電路結(jié)構(gòu)也會越復雜。它由 HP9770A 任意波形數(shù)字化和HPl776A 波形發(fā)生軟件組成。207。 DA170。198。而且這個超前的相位值應(yīng)該是和在相位加器輸出相位上加的數(shù)值成正比的。181。當最高位為低電平時，直接將地址信號作為輸出信號送出；當最高位為高電平時，將地址信號全部按位取反再輸出。189。162。把正弦波看作調(diào)制信號，三角波看作載波，將二者經(jīng)過比較器調(diào)制得到 SPWM 信號。162。196。168。（5）可以用于產(chǎn)生任意波形。圖 33 LCD 結(jié)構(gòu)LCD 模塊內(nèi)部有一個指令寄存器和一個數(shù)據(jù)寄存器，分別用于存入指令和數(shù)據(jù)。180。Quartus 平臺與 Cadence、 ExemplarLogic、 MentorGraphics、Synopsys 和Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容。182。175。ROM 包括 32 個 8 位的靜態(tài)存儲器，能存放 32 個 ASCII 代碼，用于存放初始化數(shù)據(jù)。表 33 各種波形發(fā)生模式與 LCD 顯示的對照編 號 0 1 2 3 4 5 6 7波 形 發(fā) 生 模 式 正 弦 波 方 波 三 角 波 鋸 齒 波 PWM SPWM AM FM顯 示 內(nèi) 容 sine squa tria sawt PWM SPWM AM FM RAM 模塊在系統(tǒng)的 7 個模塊中，RAM 處于中心位置。d50_000_000。 //輸出相位assign phase[12:3] = add_phase[12:3] + (1839。output [11:0]square_out。output [11:0]sawtooth_out。圖 47 PWM 信號發(fā)生模塊仿真結(jié)果 SPWM 信號發(fā)生模塊SPWM 發(fā)生模塊 Verilog HDL 代碼如下：module SPWM_gene(PW,phase,SPWM_out)。 wire [11:0]c 。 reg [31:0]A。如下圖，與普通模式相對應(yīng)的是 00 和 01 兩個狀態(tài)，與編程模式相對應(yīng)的是 10 和 11 兩個狀態(tài)。當 re 為 1 時才能從 RAM 中讀出數(shù)據(jù)。214。189。193。229。182。187。216。h01/dat=839。狀態(tài) 11 用于延時，延時時間約為 。endendendend圖 414 和圖 415 分別為模塊的寫操作和讀操作的 modelsim 仿真結(jié)果。SignalTap II 將測得的樣本信號暫存于目標器件的片內(nèi)RAM（如 ESB、M4K）中，然后通過器件的 JTAG 端口和 ByteBlaster II 編程線將采得的信息付出，送入計算機進行分析。因此在測試時只選取1KHz 以上的信號做測試。194。218。198。人機界面友好，可以通過按鍵對信號的各種參數(shù)進行修改，并能通過液晶顯示器實時地顯示。但是，由于在最初設(shè)計時考慮不夠全面，使得最后的信號發(fā)生器存在一些不足的地方。能輸出 8 種不同的信號，而且每一種信號都符合設(shè)計要求。194。226。178。表 51 設(shè)定頻率與測量頻率的對照 信號發(fā)生測試 正弦波、方波、三角波、鋸齒波測試當輸出頻率 10kHz 時，利用 SignalTap II 嵌入式邏輯分析儀得到的波形如圖 53 到圖 56 所示。 控制及顯示部分測試開機后系統(tǒng)先要進行初始化。它們都是以十進制的形式存儲的，而且存的都對應(yīng)十進制數(shù)據(jù)的ASCII 代碼。光標閃爍是用一個下劃線字符和光標處原字符交替顯示來實現(xiàn)的。h0!rest!rest!rest !rest !rest!rest!restadr=15/adr+1,dat=ram[dr]/dat=339。191。LCD196。06 185。208。191。163。（1）數(shù)據(jù)準備部分將要寫到 LCD 中的數(shù)據(jù)準備好。011100counter 8!rest|counter=8/counter=0OK??/cursor_en=1!rest|OK??/cursor_en=0!rest/re=0up?? |down??/re=1counter 7counter=7/counter=0,re=0up?? |down?? cursor_en=1圖 411 按鍵模塊狀態(tài)轉(zhuǎn)移圖（1）00：系統(tǒng)運行的基體狀態(tài)，只有在該狀態(tài)下系統(tǒng)才能正常的輸出信號。 wire [19:0]temp2。 reg [11:0]AM_out。 input [8:0]phase。always (*)beginsawtooth_out = phase。always (*)beginif(phase[8])square_out = 1239。d360。 input clk,rest。它在系統(tǒng)中起著數(shù)據(jù)存儲、各模塊間數(shù)據(jù)交流以及協(xié)調(diào)各模塊間的有序運行的作用。RAM 的寫時序控制電路用于將 ROM 中的數(shù)據(jù)寫入 RAM。188。RAM202。201。QuartusII design 提供完善的 timing closure 和 LogicLock 基于塊的設(shè)計流程。177。管腳 R/W 為 0 明表示對模塊進行寫操作，管腳R./W 為 1 時表示對模塊進行讀操作。 DDS 系統(tǒng)的缺點 從理論上說，DDS 的最高輸出頻率只能達到系統(tǒng)時鐘頻率的一半，而且在實際應(yīng)用中還要小于此值。188。253。產(chǎn)生 PWM 波形的時候需要一個寄存器用于存放脈寬值，通過修改該寄存器的值就可以修改輸出波形的脈寬。178。 鋸齒波發(fā)生鋸齒波的波形與三角波的前半個周期相同，因此可以采用同樣的發(fā)生方式。 （23）pPn2360??? 多種信號的發(fā)生對于正弦波的發(fā)生，通常都采用上述查表的方法。228。181。206。不久以后，Analogie 公司推出了型號為 Data2020 的多波形合成器，Lecroy 公司生產(chǎn)的型號為 9100 的任意波形發(fā)生器等?，F(xiàn)代科學技術(shù)的飛速發(fā)展對信號源提出了越來越高的要求。由于現(xiàn)場可編程門陣列(FPGA)具有高集成度、高速度、可實現(xiàn)大容量存儲器功能的特性，能有效地實現(xiàn) DDS 技術(shù)，極大的提高函數(shù)發(fā)生器的性能，降低生產(chǎn)成本。 DE2目 錄論文總頁數(shù)：34 頁1 引言 ........................................................................1 課題背景 ............................................................1 國內(nèi)外波形發(fā)生器的發(fā)展現(xiàn)狀 ..........................................1 本文研究的主要內(nèi)容 ..................................................22 信號發(fā)生器原理 ..............................................................2 直接數(shù)字頻率合成技術(shù)的基本原理 ......................................2 相位偏移控制 ........................................................3 多種信號的發(fā)生 ......................................................3 方波的發(fā)生 ......................................................3 三角波發(fā)生 ......................................................4 鋸齒波發(fā)生 ......................................................4 PWM 信號發(fā)生 ....................................................4 SPWM 信號發(fā)生 ...................................................5 AM 信號發(fā)生 .....................................................5 FM 信號發(fā)生 .....................................................6 DDS 的特點 ..........................................................7 DDS 的優(yōu)點 ......................................................7 DDS 系統(tǒng)的缺點 ..................................................73 系統(tǒng)整體設(shè)計 ................................................................8 硬件部分 ............................................................8 DE2 實驗板 ......................................................8 LCD 模塊 ........................................................9 DAC902.........................................................11 基于 VERILOG 的 FPGA 設(shè)計 ............................................12 軟件工