【正文】 控制、測(cè)量儀器、儀表和計(jì)算機(jī)等技術(shù)領(lǐng)域， 應(yīng)用十分 地 廣泛 ；并且在這些技術(shù)領(lǐng)域， 經(jīng)常需要用到各種各 樣波形 的函數(shù)信號(hào) 發(fā)生器 。 不論是在生產(chǎn)、科研還是教學(xué)上，信號(hào)發(fā)生器都是電子工程師信號(hào)仿真實(shí)驗(yàn)的最佳工具，而且，信號(hào)發(fā)生器的設(shè)計(jì)方法多，設(shè)計(jì)技術(shù)也越來越先進(jìn)。 隨著集成電路的迅速發(fā)展，用集成電路可很方便地構(gòu)成各種波形 的函數(shù)信號(hào) 發(fā)生器。用集成電路實(shí)現(xiàn)的各種波形 的函數(shù)信號(hào) 發(fā)生器與其它各種波形 的函數(shù)信號(hào) 發(fā)生器相比，其波形質(zhì)量、幅度和頻率穩(wěn)定性等性能指標(biāo)，都有了很大的提高。 同時(shí)， 隨著我國經(jīng)濟(jì)和科技的發(fā)展，對(duì)相應(yīng)的測(cè)試儀器和測(cè)試手段也提出了更高的要求，信號(hào)發(fā)生器己成為測(cè)試儀器中至關(guān)重要的一類，因此開發(fā)信號(hào)發(fā)生器具有重大意義。但傳統(tǒng)的信號(hào)發(fā)生器大多采用專用芯片或單片機(jī)或模擬電路，成本高或控制方式不靈活或波形種類較少等不能滿足要求。 函數(shù)信號(hào)發(fā)生器能夠產(chǎn)生 正弦波、方波、三角波等等各波形信號(hào)，還能夠?qū)⑵渲腥我鈨煞N信號(hào)或三種信號(hào)疊加產(chǎn)生疊加波形 。波形頻率可以調(diào)節(jié)，通過撥碼開關(guān)可以選擇波形以不同頻率輸出。輸出的波形信息是 8 位二進(jìn)制數(shù)字量，可通過 D/A 期間轉(zhuǎn)換為模擬量后進(jìn)行放大輸出。 目前我國在研制函數(shù)信號(hào)發(fā)生器等方面有可喜的成果。但總的來說，我國函數(shù)信號(hào)發(fā)生器還沒有形成真正的產(chǎn)業(yè)。中國在函數(shù)信號(hào)發(fā)生器這個(gè)產(chǎn)業(yè)的發(fā)展中，出現(xiàn)了很多的問 題。如產(chǎn)業(yè)結(jié)構(gòu)不合理、產(chǎn)業(yè)集中于勞動(dòng)力密集型產(chǎn)品；技術(shù)密集型產(chǎn)品明顯落后于發(fā)達(dá)工業(yè)國家；生產(chǎn)要素決定性作用正在削弱；產(chǎn)業(yè)能源消耗大、產(chǎn)出率低、環(huán)境污染嚴(yán)重、對(duì)自然資源破壞力大；企業(yè)總體規(guī)模偏小，技術(shù)創(chuàng)新能力薄弱、管理水平落后等。就目前國內(nèi)的成熟產(chǎn)品來看，核心部分多為專用芯片，存在著成本高、控制不靈活等特點(diǎn)，并且我國目前函數(shù)信號(hào)發(fā)生器的種類和性能都與國外同類產(chǎn)品存在著較大的差距。因此，開發(fā)出高性價(jià)比的函數(shù)信號(hào)發(fā)生器，保持與國外同類產(chǎn)品在性價(jià)比上的優(yōu)勢(shì)，打破國外技術(shù)壟斷和封鎖，對(duì)發(fā)展我國電子產(chǎn)業(yè)有非常重大的意義 ，具有廣泛的應(yīng)用前景，加緊對(duì)這類產(chǎn)品的研制顯得非常緊迫。 本課題利用 FPGA（ Filed Programmable Gate Array 的縮寫，即現(xiàn)場(chǎng)可編程邏輯門陣列）技術(shù)進(jìn)行設(shè)計(jì)；使用超高速集成電路硬件描述語言（ VHSIC Hardware Description Language） ,簡稱 VHDL 語言實(shí)現(xiàn)；同時(shí)，利用 Altera 的 QuartusII 軟件進(jìn)行編程、調(diào)試、仿真，其可提供一個(gè)非常容易適應(yīng)特定設(shè)計(jì)所需要的完整的多平臺(tái)設(shè)計(jì)環(huán)境。本設(shè)計(jì)驗(yàn)證了函數(shù)信號(hào)發(fā)生器的完全可以實(shí)現(xiàn)預(yù)定的功能，具有一定的實(shí)用性。 福建農(nóng)林大學(xué)本科畢業(yè)論文 2 在熟悉 FPGA 設(shè)計(jì)相關(guān)知識(shí)的基礎(chǔ)上，設(shè)計(jì)一種函數(shù)信號(hào)發(fā)生器，能穩(wěn)定地產(chǎn)生方波、正弦波、三角波等等各波形，并設(shè)置一個(gè)波形選擇開關(guān)，通過此開關(guān)可以選擇以上各波形之一并輸出。 本設(shè)計(jì)采用自上而下的切割重組設(shè)計(jì)方法。因此，設(shè)計(jì)的第一個(gè)步驟就是劃分確定整體的結(jié)構(gòu)，將設(shè)計(jì)劃分為幾個(gè)小塊，然后把這些小塊一一實(shí)現(xiàn)，最后再把這些小塊組合起來，實(shí)現(xiàn)整個(gè) FPGA 預(yù)定的功能。同時(shí)研究函數(shù)信號(hào)發(fā)生器的原理，編寫相應(yīng)的代碼，利用 Quartus II 軟件工具進(jìn)行仿真調(diào)試。 福建農(nóng)林大學(xué)本科畢業(yè)論文 3 2 FPGA 概述 FPGA 技術(shù) 的發(fā)展歷程和動(dòng)向 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場(chǎng)可編程門陣列 [9]，它是在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。作為一種可編程邏輯器件， FPGA 的出現(xiàn)是可編程邏輯器件發(fā)展變化的必然，它的出現(xiàn)推動(dòng)著可編程邏輯器件的進(jìn)一步發(fā)展。因此說，了解了可編程邏輯器件的發(fā)展歷程，也就了解了 FPGA 的發(fā)展歷程。 可編程邏輯器件 [5]（ Programmable Logic Device,PLD）是 20 世紀(jì) 70 年代發(fā)展起來的一種新型器件。它的應(yīng)用不僅 簡化了電路設(shè)計(jì)，降低了成本，提高了系統(tǒng)的可靠性，而且給數(shù)字系統(tǒng)的設(shè)計(jì)方式帶來了革命性的變化?？删幊踢壿嬈骷陌l(fā)展是以微電子制作技術(shù)的不斷進(jìn)步為基礎(chǔ)的，其結(jié)構(gòu)和工藝的變化經(jīng)歷了一個(gè)不斷發(fā)展變革的過程。 20 世紀(jì) 70 年代，早期的可編程邏輯器件只有可編程只讀存儲(chǔ)器（ PROM）、紫外線可擦除只讀存儲(chǔ)器（ EPROM）和電可擦除只讀存儲(chǔ)器（ EEPROM） 3 種。 隨后，出現(xiàn)了一類結(jié)構(gòu)稍微復(fù)雜的可編程芯片，即可編程邏輯陣列（ Programmable Logic Array,PLA）。 PLA 在結(jié)構(gòu)上由一個(gè)可編程的與陣列和可編 程的或陳列構(gòu)成，陣列規(guī)模小，編程過程復(fù)雜繁瑣。 PLA 既有現(xiàn)場(chǎng)可編程的，也有掩膜可編程的。在這之后出現(xiàn)了可編程陣列邏輯（ Programmable Array Logic,PAL）器件。 這些早期的 PLD 器件的一個(gè)共同特點(diǎn)是可以實(shí)現(xiàn)速度特性較好的邏輯功能，但由于其結(jié)構(gòu)過于簡單，因此，只能用于實(shí)現(xiàn)較小規(guī)模的電路設(shè)計(jì)。 為了彌補(bǔ)這一缺陷， 20 世紀(jì) 80 年代中期，著名的可編程邏輯器件廠商 Altera 和Xilinx 分別推出了擴(kuò)展型的復(fù)雜可編程邏輯器件（ Complex Programmable Logic Device,CPLD）和類似于標(biāo)準(zhǔn)門陣列的現(xiàn)場(chǎng)可編程門陣列（ Field Programmable Gate Array， FPGA）。 如今， FPGA 器件已成為當(dāng)前主流的可編程邏輯器件之一。經(jīng)過近 20 年的發(fā)展，可編程邏輯器件已經(jīng)取得了長足的進(jìn)步，資源更加豐富，使用越來越方便。將來的可編程邏輯器件，密度會(huì)更高、速度會(huì)更快、功耗會(huì)更低，同時(shí)還會(huì)增加更多新的功能，向著集成了可編程邏輯、 CPU、存儲(chǔ)器等組件的可編程單片系統(tǒng)（ System On Programmable Chip ,SOPC）方向發(fā)展。 FPGA 的設(shè)計(jì)方法 FPGA 的常用設(shè)計(jì)方法包括“自頂向下”和“自下而上” [6]。目前大規(guī)模 FPGA 設(shè)計(jì)福建農(nóng)林大學(xué)本科畢業(yè)論文 4 一般選擇“自頂向下”的設(shè)計(jì)方法。所謂“自頂向下”設(shè)計(jì)方法，簡單地說，就是采用可完全獨(dú)立于芯片廠商及其產(chǎn)品結(jié)構(gòu)的描述語言，在功能級(jí)對(duì)設(shè)計(jì)產(chǎn)品進(jìn)行定義，并結(jié)合功能仿真技術(shù)，以確保設(shè)計(jì)的正確性，在功能定義完成后，利用邏輯綜合技術(shù)，把功能描述轉(zhuǎn)換成某一具體結(jié)構(gòu)芯片的網(wǎng)表文件，輸出給廠商的布局布線器進(jìn)行布局布線。布局布線結(jié)果還可反標(biāo)回同一仿真器，進(jìn)行包括功能和時(shí)序的后驗(yàn)證，以保證布局布線所帶來的門延時(shí)和線延時(shí)不會(huì)影響設(shè)計(jì)的性能。 “自頂 向下”設(shè)計(jì)方法的優(yōu)越性是顯而易見的。首先，由于功能描述可完全獨(dú)立于芯片結(jié)構(gòu)，在設(shè)計(jì)的最初階段，設(shè)計(jì)師可不受芯片結(jié)構(gòu)的約束，集中精力進(jìn)行產(chǎn)品設(shè)計(jì)，進(jìn)而避免了傳統(tǒng)設(shè)計(jì)方法所帶來的重新再設(shè)計(jì)風(fēng)險(xiǎn)，大大縮短了設(shè)計(jì)周期。 其次，設(shè)計(jì)的再利用得到保證。目前的電子產(chǎn)品正向模塊化方向發(fā)展。所謂模塊化就是對(duì)以往設(shè)計(jì)成果進(jìn)行修改、組合和再利用，產(chǎn)生全新的或派生設(shè)計(jì)。而“自頂向下”設(shè)計(jì)方法的功能描述可與芯片結(jié)構(gòu)無關(guān)。因此，可以以一種 IP（ Intelligence Property 知識(shí)產(chǎn)權(quán)）的方式進(jìn)行存檔，以便將來重新利用。 第 三，設(shè)計(jì)規(guī)模大大提高。簡單的語言描述即可完成復(fù)雜的功能，而不需要手工繪圖。 第四，芯片選擇更加靈活。設(shè)計(jì)師可在較短的時(shí)間內(nèi)采用各種結(jié)構(gòu)芯片來完成同一功能描述，從而在設(shè)計(jì)規(guī)模、速度、芯片價(jià)格及系統(tǒng)性能要求等方面進(jìn)行平衡，選擇最佳結(jié)果。目前，最為常用的功能描述方法是采用均已成為國際標(biāo)準(zhǔn)的兩種硬件描述語言VHDL 和 Veilog HDL。 FPGA 的設(shè)計(jì)流程 基于“自頂向下”設(shè)計(jì)方法的 FPGA 設(shè)計(jì)流程 FPGA 開發(fā)采用的是一種高層次設(shè)計(jì)方法 [4]，這是一種“自頂向下”的方法，適應(yīng)了當(dāng)今芯片開發(fā)的 復(fù)雜程度提高、上市時(shí)間緊迫的特點(diǎn)。 這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語言對(duì)高層次的系統(tǒng)進(jìn)行描述，在系統(tǒng)一級(jí)（層）進(jìn)行驗(yàn)證。然后用綜合優(yōu)化工具生成具體門電路的網(wǎng)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)（層）可以是印刷電路板或?qū)Ｓ眉呻娐?。由于設(shè)計(jì)的主要仿真和調(diào)試過程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，而且也減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次成功率。其設(shè)計(jì)流程步驟如下： （ 1）按照“自頂向下”的設(shè)計(jì)方法 進(jìn)行系統(tǒng)劃分。 （ 2）輸入 VHDL 代碼。這是高層次設(shè)計(jì)中最為普遍的輸入方式，用任何文本編輯器都可以。此外，還可以采用圖形輸入方式（如框圖、狀態(tài)圖等），這種輸入方式具有直福建農(nóng)林大學(xué)本科畢業(yè)論文 5 觀、容易理解的優(yōu)點(diǎn)。 （ 3）將以上的設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的 VHDL 文件，然后將文件調(diào)入仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確。對(duì)于大型設(shè)計(jì)，進(jìn)行代碼級(jí)的功能仿真主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性，因?yàn)閷?duì)于大型設(shè)計(jì)，綜合、試配要花費(fèi)數(shù)小時(shí)，在綜合前對(duì)源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間。 （ 4）利用綜合器對(duì)源代碼進(jìn)行綜合優(yōu)化處理，生成門 級(jí)描述的網(wǎng)表文件，即將源文件調(diào)入邏輯綜合軟件進(jìn)行邏輯分析處理。 （ 5）如果整個(gè)設(shè)計(jì)超出器件的宏單元或 I/0 單元資源，可以將設(shè)計(jì)劃分到多片同系列的器件中。 （ 6）將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片 FPGA中。 基于“自頂向下”設(shè)計(jì)流程的優(yōu)點(diǎn) 基于“自頂向下”設(shè)計(jì)流程的優(yōu)點(diǎn) [7]如下： （ 1）設(shè)計(jì)流程從功能描述開始到物理實(shí)現(xiàn)的完成與設(shè)計(jì)人員的開發(fā)思路符合，方便設(shè)計(jì)人員進(jìn)行開發(fā)。 （ 2）功能設(shè)計(jì)完全獨(dú)立于物理實(shí)現(xiàn)。 （ 3）設(shè)計(jì)再利用較方便。設(shè)計(jì)結(jié)果完全可以以一種知識(shí)產(chǎn)權(quán)（ Intellectual Property,IP）的方式作為設(shè)計(jì)成果，應(yīng)用于其他電子產(chǎn)品設(shè)計(jì)中，做到設(shè)計(jì)成果再利用。 （ 4）易于設(shè)計(jì)的更改。 （ 5）設(shè)計(jì)并處理大規(guī)模、復(fù)雜電路。目前的 FPGA 器件正向高集成度、深亞微米工藝發(fā)展。為設(shè)計(jì)系統(tǒng)的小型化、低功耗、高可靠性等提供了集成的手段。 （ 6）設(shè)計(jì)周期縮短，生產(chǎn)率大大提高，產(chǎn)品上市時(shí)間提前，性能明顯提高，產(chǎn)品競(jìng)爭(zhēng)力加強(qiáng)。據(jù)統(tǒng)計(jì)，采用“自頂向下”設(shè)計(jì)流程的生產(chǎn)率可達(dá)到傳統(tǒng)設(shè)計(jì)方法的 24倍。 FPGA 是近幾年集成電路中發(fā)展最快的產(chǎn)品。隨著可編程邏輯器件的高速發(fā)展，可編程邏輯器件將進(jìn)一步擴(kuò)大其領(lǐng)地，向著更高密度和更大容量方向邁進(jìn)。 VHDL 硬件描述語言介紹 目前，硬件描述語言可謂是百家爭(zhēng)鳴，有 VHDL、 Superlog、 Verilog、 SystemC、 Cynlib、C++、 C Level 等。本設(shè)計(jì)采用 VHDL 語言來編寫程序的。 VHDL 語言的發(fā)展歷史 福建農(nóng)林大學(xué)本科畢業(yè)論文 6 VHDL 語言的基礎(chǔ)知識(shí)與其他高級(jí)語言有許多相同之處 [1]，但因 VHDL 語言是一種描述硬件電路的語言，故其基礎(chǔ)知識(shí)也有自己的特點(diǎn)，如 VHDL 語言中信號(hào)是一種特有的對(duì)象。 VHDL 語言還可以由設(shè)計(jì)人員自己定義數(shù) 據(jù)類型，這一點(diǎn)也是其他高級(jí)語言做不到的。 自從硬件描述語言產(chǎn)生以后，眾多 EDA 公司和科研單位紛紛研制開發(fā)了適應(yīng)自身EDA 開發(fā)工具的硬件描述語言。這些硬件描述語言具有很大的差異，并且只能在本公司的 EDA 開發(fā)工具上使用，這大大限制了硬件描述語言的使用。因些電路設(shè)計(jì)人員需要一種強(qiáng)大的面向設(shè)計(jì)的多層次、多領(lǐng)域并得到了廣大 EDA廠商認(rèn)同的標(biāo)準(zhǔn)化硬件描述語言。 （ 1） 20 世紀(jì) 70 年代末和 80 年代初，美國國防部提出了 VHSIC（ Very High Speed Integrated Circuit）計(jì)劃， VHSIC 計(jì)劃的目 標(biāo)是為下一代集成電路的生產(chǎn)、實(shí)現(xiàn)階段性的工藝極限以及完成 10 萬門級(jí)以上的設(shè)計(jì)，建立一項(xiàng)新的描述方法。 （ 2） 1981 年，美國國防部提出了一種新的硬件描述語言 —— 超高速集成電路硬件描述語言（ VHSIC Hardware Description Language） ,簡稱 VHDL 語言。這個(gè)語言只是一個(gè)使電路文體化的一種標(biāo)準(zhǔn)，目的是使文本描述的電路設(shè)計(jì)能夠?yàn)槠渌怂斫猓瑫r(shí)也可以作為一種模型語言并能采用軟件進(jìn)行模擬。 （ 3） 1986 年， IEEE 致力于 VHDL 語言的標(biāo)準(zhǔn)化工作，并成立了一個(gè) VHDL 語言標(biāo)準(zhǔn)化小組。經(jīng) 過多次反復(fù)的修改與擴(kuò)充，直到 1987年 12月， VHDL語言才被接納為 IEEE 1076標(biāo)準(zhǔn)。 1988 年， Milstd454 規(guī)定所有為美國國防部設(shè)計(jì)的 ASIC 產(chǎn)品必須采用 VHDL 語言來進(jìn)行描述。 1993 年， IEEE 1076 標(biāo)準(zhǔn)被修訂，更新為新的 VHDL 語言標(biāo)準(zhǔn) IEEE 1164。1996 年， 成為 VHDL 語言的綜合標(biāo)準(zhǔn)。 VHDL 語言的特點(diǎn) VHDL 語言能夠成為標(biāo)準(zhǔn)化的硬件描