【正文】 簡單快捷且方便可調(diào)，其修改和擴(kuò)充功能強(qiáng)大，設(shè)計達(dá)到所需要的函數(shù)信號發(fā)生器，其開發(fā)及生產(chǎn)價值很大。于是就去問老師和同學(xué)，在老師的指導(dǎo)下和同學(xué)們的幫助下，漸漸地也就對設(shè)計開始熟悉起來。 圖 35 頂層 模塊 的 RTL 圖 福建農(nóng)林大學(xué)本科畢業(yè)論文 25 4 函數(shù)信號發(fā)生器 的仿真結(jié)果及分析 三角波信號發(fā)生器的仿真結(jié)果及分析 （ 1）當(dāng)脈沖 f 從 0 變?yōu)?1 時， n 由 11111000 跳變?yōu)?11111111，并且執(zhí)行減 8 的操作，然后把改變后的 n 送到輸出 y，三角波信號 的仿真結(jié)果 如 圖 4－ 1 所示。 q:OUT std_logic_vector(7 DOWNTO 0))。 福建農(nóng)林大學(xué)本科畢業(yè)論文 22 END。 q=a(8 DOWNTO 1)。 VARIABLE a,b:std_logic_vector(9 DOWNTO 0)。139。039。 WHEN OTHERS=NULL。 WHEN 48=d=conv_std_logic_vector(137,8)。 WHEN 32=d=conv_std_logic_vector(0,8)。 WHEN 16=d=conv_std_logic_vector(124,8)。 福建農(nóng)林大學(xué)本科畢業(yè)論文 15 CASE tmp IS WHEN 00=d=conv_std_logic_vector(255,8)。 USE 。 f:=39。 ARCHITECTURE rtl OF delta IS BEGIN PROCESS(clk,clr) VARIABLE n:std_logic_vector(7 DOWNTO 0)。漸進(jìn)式編譯提供導(dǎo)出和導(dǎo)入功能來實(shí)現(xiàn)這種設(shè)計方法。 ⑹ OS 支持。 （ 17）盡可能使用循環(huán)語句和寄存器組來提高源代碼的可讀性，這樣可以有效地減少代碼行數(shù)。 （ 6）對于低電平有效的信號，應(yīng)該以一個下劃線跟一個小字母 b 或 n 表示（ a2b_req_n、 a2b_req_b）。同樣，它也具有一些自身的缺點(diǎn)，或者說 VHDL 語言還有一些需要不斷完善的地方。本設(shè)計采用 VHDL 語言來編寫程序的。 （ 4）利用綜合器對源代碼進(jìn)行綜合優(yōu)化處理，生成門 級描述的網(wǎng)表文件，即將源文件調(diào)入邏輯綜合軟件進(jìn)行邏輯分析處理。因此，可以以一種 IP（ Intelligence Property 知識產(chǎn)權(quán)）的方式進(jìn)行存檔，以便將來重新利用。在這之后出現(xiàn)了可編程陣列邏輯（ Programmable Array Logic,PAL）器件。 本課題利用 FPGA（ Filed Programmable Gate Array 的縮寫，即現(xiàn)場可編程邏輯門陣列）技術(shù)進(jìn)行設(shè)計；使用超高速集成電路硬件描述語言（ VHSIC Hardware Description Language） ,簡稱 VHDL 語言實(shí)現(xiàn)；同時，利用 Altera 的 QuartusII 軟件進(jìn)行編程、調(diào)試、仿真，其可提供一個非常容易適應(yīng)特定設(shè)計所需要的完整的多平臺設(shè)計環(huán)境。VHDL。 設(shè) 計通過硬件描述語言 VHDL 來實(shí)現(xiàn)，并使用 Altera 的 QuartusII 軟件進(jìn)行編譯、調(diào)試與仿真，驗證了 函數(shù)信號發(fā)生器 完全可以實(shí)現(xiàn)預(yù)定的功能。如產(chǎn)業(yè)結(jié)構(gòu)不合理、產(chǎn)業(yè)集中于勞動力密集型產(chǎn)品；技術(shù)密集型產(chǎn)品明顯落后于發(fā)達(dá)工業(yè)國家；生產(chǎn)要素決定性作用正在削弱；產(chǎn)業(yè)能源消耗大、產(chǎn)出率低、環(huán)境污染嚴(yán)重、對自然資源破壞力大；企業(yè)總體規(guī)模偏小，技術(shù)創(chuàng)新能力薄弱、管理水平落后等。 隨后，出現(xiàn)了一類結(jié)構(gòu)稍微復(fù)雜的可編程芯片，即可編程邏輯陣列（ Programmable Logic Array,PLA）。目前的電子產(chǎn)品正向模塊化方向發(fā)展。此外，還可以采用圖形輸入方式（如框圖、狀態(tài)圖等），這種輸入方式具有直福建農(nóng)林大學(xué)本科畢業(yè)論文 5 觀、容易理解的優(yōu)點(diǎn)。 FPGA 是近幾年集成電路中發(fā)展最快的產(chǎn)品。1996 年， 成為 VHDL 語言的綜合標(biāo)準(zhǔn)。因此， 在描述清楚的前提下，根據(jù)信號本身的功能，盡可能采用較短的信號命名，最好是利用信號功能的英文單詞縮寫來命名。 福建農(nóng)林大學(xué)本科畢業(yè)論文 9 （ 14）在進(jìn)行模塊的端口申明時，每行只申明一個端口，并建議采用以下順序：輸入信號的 clk、 rst、 enables other control signals、 data and adderss signals，然后再申明輸出信號的 clk、 rst、 enables other control signals、 data signals。 福建農(nóng)林大學(xué)本科畢業(yè)論文 10 ⑶ SOPC Builder—— 提高設(shè)計效率。工程負(fù)責(zé)人從整體上編譯并優(yōu)化頂層工程。 ENTITY delta IS PORT(clk,clr:in std_logic。 ELSE n:=n+8。如果 tmp 達(dá)到 63 時則清 0，否則 tmp 就做加 1 的操作。THEN IF tmp=63 THEN tmp:=0。 WHEN 13=d=conv_std_logic_vector(162,8)。 WHEN 29=d=conv_std_logic_vector(4,8)。 WHEN 45=d=conv_std_logic_vector(99,8)。 WHEN 61=d=conv_std_logic_vector(252,8)。 ARCHITECTURE rtl OF square IS SIGNAL a:std_logic。event AND clk=39。 q:OUT std_logic_vector(7 DOWNTO 0))。 q=a(8 DOWNTO 1)。 三角波，方波，正弦波線性組合 WHEN OTHERS=NULL。 d:OUT std_logic_vector(7 DOWNTO 0))。 END PROCESS。 在本設(shè)計的過程中遇到了 很 多的困難 。 老師 兢兢業(yè)業(yè)的工作精神、踏實(shí)真誠的處事態(tài)度也讓我學(xué)到了很多做人的道理，值此，我向蔡老師表示衷心的感謝。 （ 1）當(dāng) a 由 1 變?yōu)?0 時， q 為最小值，其仿真結(jié)果如 圖 4－ 4 所示。 signal wave2 :std_logic_vector(7 downto 0)。 三角波，方波，正弦波選擇信號 q:OUT std_logic_vector(7 DOWNTO 0))。a(9 DOWNTO 4)。 選擇方波輸出 WHEN001=q=sina。 方波信號發(fā)生器的邏輯電路圖 方波信號發(fā)生器 的 RTL 圖如 圖 3－ 3 所示。 ELSE t:=0。方波產(chǎn)生電路的 VHDL 描述如下。 WHEN 55=d=conv_std_logic_vector(217,8)。 WHEN 39=d=conv_std_logic_vector(34,8)。 WHEN 23=d=conv_std_logic_vector(43,8)。 WHEN 07=d=conv_std_logic_vector(225,8)。 BEGIN IF clr=39。 END PROCESS。139。第二，自上而下的方法為設(shè)計軟件提供整個設(shè)計的信息，因此，可以進(jìn)行全局優(yōu)化，而在自下而上的設(shè)計方法中，軟件在編譯每一個底層分區(qū)時，并不知道頂層設(shè)計其他分區(qū)的情況，因此，必須進(jìn)行資源均衡和時序預(yù)算。 Quartus II 的設(shè)計流程圖如圖 2－ 3 所示。設(shè)計軟件提供完整的多平臺設(shè)計環(huán)境，能夠直接滿足特定設(shè)計需要，為可編程芯片系統(tǒng)（ SOPC）提供全面的設(shè)計環(huán)境。 （ 10）使用適當(dāng)簡短的語句注釋所有的進(jìn)程、函數(shù)、端口含義、信號含義、變量含義及信號組、變量組的意義等。 養(yǎng)成良好的編程習(xí)慣是非常重要的 [2]，特別是在剛開 始學(xué)習(xí) VHDL 設(shè)計時，一定要注意編寫代碼的格式和風(fēng)格，這對以后的學(xué)習(xí)和工作都有重大的促進(jìn)意義。 （ 2） 1981 年，美國國防部提出了一種新的硬件描述語言 —— 超高速集成電路硬件描述語言（ VHSIC Hardware Description Language） ,簡稱 VHDL 語言。 （ 4）易于設(shè)計的更改。 這種設(shè)計方法首先從系統(tǒng)設(shè)計入手，在頂層進(jìn)行功能方框的劃分和結(jié)構(gòu)設(shè)計，在方框圖一級進(jìn)行仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)進(jìn)行描述，在系統(tǒng)一級（層）進(jìn)行驗證。目前大規(guī)模 FPGA 設(shè)計福建農(nóng)林大學(xué)本科畢業(yè)論文 4 一般選擇“自頂向下”的設(shè)計方法。作為一種可編程邏輯器件， FPGA 的出現(xiàn)是可編程邏輯器件發(fā)展變化的必然，它的出現(xiàn)推動著可編程邏輯器件的進(jìn)一步發(fā)展。 函數(shù)信號發(fā)生器能夠產(chǎn)生 正弦波、方波、三角波等等各波形信號，還能夠?qū)⑵渲腥我鈨煞N信號或三種信號疊加產(chǎn)生疊加波形 。 論文題目 : 函數(shù)信號發(fā)生器的 FPGA設(shè)計 學(xué) 院： 專業(yè)年級： 學(xué) 號： 姓 名： 指導(dǎo)教師、職稱： 2021 年 5 月 16 日 Design Of Signal Generator based on FPGA College： Computer and Information Science Specialty and Grade： Electronic Information Engineering ,2021 Number： Name: Advisor： Submitted time: May 16, 2021 福建農(nóng)林大學(xué)本科畢業(yè)論文 目錄 摘要 ........................................................................ I Abstract ................................................................... II 1 引言 .................................................................. 1 編寫函數(shù)信號發(fā)生器的目的及意義 .................................. 1 本設(shè)計的主要內(nèi)容 ................................................ 2 2 FPGA 概述 ...