【正文】 1. [5]EDA 先鋒工作室 .FPGA/CPLD 設(shè)計工具 ──Xilinx ISE 使用詳解 .北京 :人民郵電出版社 ,2021. [6]王誠 ,吳繼華 .Altera FPGA\CPLD 設(shè)計 (基礎(chǔ)篇 ).北京 :人民郵電出版社 ,2021. [7]劉福奇 .FPGA 嵌入式項目開發(fā)實戰(zhàn) . 北京 :電子工業(yè)出版社 ,2021. [8]趙艷華 ,曹丙霞，張睿 .基于 Quartus II 的 FPGA/CPLD 設(shè)計 . 北京 :電子工業(yè)出版社 ,2021. [9]劉皖， 何道君，譚明 .FPGA設(shè)計與應(yīng)用 .北京 :清華大學(xué) 出版社 ,2021. [10]鄭亞民，董曉舟 .可編程邏輯器件開發(fā)軟件 :國防 工業(yè)出版社 ,2021. 福建農(nóng)林大學(xué)本科畢業(yè)論文 29 致 謝 首先要 衷心感謝 指導(dǎo)老師的嚴(yán)格鍛煉和指導(dǎo)，并且給了我很大的創(chuàng)造空間。所有這些都讓我受益匪淺，這將成為我人生的一筆不小的財富。 老師 兢兢業(yè)業(yè)的工作精神、踏實真誠的處事態(tài)度也讓我學(xué)到了很多做人的道理，值此，我向蔡老師表示衷心的感謝。結(jié)果表明該函數(shù)信號發(fā)生器可靈活調(diào)整，能夠?qū)崿F(xiàn)頻率及相位的快遞切換。再后來的在軟件上仿真， 仿真結(jié)果一直沒有出來。 目前 FPGA 在數(shù)字系統(tǒng)、通信系統(tǒng)、網(wǎng)絡(luò)開發(fā)及汽車電子方面得到了深入應(yīng)用。 （ 1）當(dāng) a 由 1 變?yōu)?0 時， q 為最小值，其仿真結(jié)果如 圖 4－ 4 所示。 當(dāng)給輸入信號 clr 賦于 1 值時，檢測到時鐘 clk 的上升沿。 頂層模塊的邏輯電路圖 頂層模塊 的 RTL 圖如 圖 3－ 5 所示。 U2:square port map(clk,clr,wave3)。 signal wave2 :std_logic_vector(7 downto 0)。 dlta,sqra,sina:IN std_logic_vector(7 DOWNTO 0)。 ponent square is PORT(clk,clr:in std_logic。 end ponent delta。 三角波，方波，正弦波選擇信號 q:OUT std_logic_vector(7 DOWNTO 0))。 USE 。 END PROCESS。 b:=a+e。a(9 DOWNTO 4)。 b:=a+sina。sqra+sina。 三角波與方波的線性組合 WHEN101=a:=00amp。 選擇方波輸出 WHEN001=q=sina。sqramp。 ARCHITECTURE ch_arc OF chpro31 IS BEGIN PROCESS(dlt,dlta,sqr,sqra,sin,sina) 福建農(nóng)林大學(xué)本科畢業(yè)論文 21 VARIABLE tmp:std_logic_vector(2 DOWNTO 0)。 ENTITY chpro31 IS PORT(dlt,sqr,sin:IN std_logic。 方波信號發(fā)生器的邏輯電路圖 方波信號發(fā)生器 的 RTL 圖如 圖 3－ 3 所示。 END IF。 THEN IF a=39。 END PROCESS。 ELSE t:=0。 ELSIF clk39。 BEGIN IF clr=39。 q:OUT std_logic_vector(7 DOWNTO 0))。方波產(chǎn)生電路的 VHDL 描述如下。 END PROCESS。 WHEN 63=d=conv_std_logic_vector(255,8)。 WHEN 59=d=conv_std_logic_vector(245,8)。 WHEN 55=d=conv_std_logic_vector(217,8)。 福建農(nóng)林大學(xué)本科畢業(yè)論文 17 WHEN 51=d=conv_std_logic_vector(174,8)。 WHEN 47=d=conv_std_logic_vector(124,8)。 WHEN 43=d=conv_std_logic_vector(75,8)。 WHEN 39=d=conv_std_logic_vector(34,8)。 WHEN 35=d=conv_std_logic_vector(8,8)。 WHEN 31=d=conv_std_logic_vector(0,8)。 WHEN 27=d=conv_std_logic_vector(13,8)。 WHEN 23=d=conv_std_logic_vector(43,8)。 WHEN 19=d=conv_std_logic_vector(87,8)。 WHEN 15=d=conv_std_logic_vector(137,8)。 WHEN 11=d=conv_std_logic_vector(186,8)。 WHEN 07=d=conv_std_logic_vector(225,8)。 WHEN 03=d=conv_std_logic_vector(249,8)。 END IF。event AND clk=39。 BEGIN IF clr=39。 ENTITY sin IS PORT(clk,clr:IN std_logic。 (正弦波 ) LIBRARY IEEE。 圖 31 三角波 信號發(fā)生器 的 RTL 圖 福建農(nóng)林大學(xué)本科畢業(yè)論文 14 正弦波信號發(fā)生器的設(shè)計 正弦波的 VHDL 描述 :通過定義正弦數(shù)據(jù)表 ,每到一個脈沖 ,逐次查找并輸出相應(yīng)的正弦數(shù)據(jù) ,生成了正弦波形。 END PROCESS。 END IF。 ELSE IF n=00000111THEN n:=00000000。 福建農(nóng)林大學(xué)本科畢業(yè)論文 13 f:=39。139。039。 END delta。 USE 。第二，自上而下的方法為設(shè)計軟件提供整個設(shè)計的信息，因此，可以進(jìn)行全局優(yōu)化，而在自下而上的設(shè)計方法中，軟件在編譯每一個底層分區(qū)時，并不知道頂層設(shè)計其他分區(qū)的情況，因此，必須進(jìn)行資源均衡和時序預(yù)算。在這種情況下，工程負(fù)責(zé)人必須指導(dǎo)底層模塊設(shè)計人員，保證每一分區(qū)使用適當(dāng)?shù)钠骷Y源。 在自下而上的設(shè)計過程中，每個設(shè)計人員在各自的工程中對其設(shè)計進(jìn)行優(yōu)化后，將每一個底層工程集成到一個頂層工程中。在自上而下的編譯過程福建農(nóng)林大學(xué)本科畢業(yè)論文 11 中，一個設(shè)計人員或工程負(fù)責(zé)人在軟件中對整個設(shè)計進(jìn)行編譯。 Quartus II 的設(shè)計流程圖如圖 2－ 3 所示。然后利用原理圖輸入方式或文本輸入方式進(jìn)行設(shè)計輸入。 ⑸ HardCopy II 結(jié)構(gòu)化 ASIC HardCopy II 移植支持。 Quartus II 軟件的一些特性及功能如下： ⑴編譯和時序逼近的增強特性。設(shè)計軟件提供完整的多平臺設(shè)計環(huán)境，能夠直接滿足特定設(shè)計需要，為可編程芯片系統(tǒng)（ SOPC）提供全面的設(shè)計環(huán)境。 （ 20）不要在源代碼中使用嵌入式的 dc_shell 綜合命令。 （ 16）如果同一段代碼要重復(fù)多次，盡可能使用函數(shù)，如果有可能，可以將函數(shù)通用 化，以使得它可以復(fù)用。 （ 13）在 RTL 源碼的設(shè)計中任何元素，包括端口、信號變量函數(shù)、任務(wù)、模塊等的命名都不能取 Verilog 和 VHDL 的保留字。 （ 10）使用適當(dāng)簡短的語句注釋所有的進(jìn)程、函數(shù)、端口含義、信號含義、變量含義及信號組、變量組的意義等。 （ 8）盡量遵守業(yè)界已經(jīng)習(xí)慣的一些約定。 （ 5）對來自同一驅(qū)動源的信號，在不同的子模塊中采用相同的名字，這要求在芯片總體設(shè)計時就定義好頂層子模塊間連線的名字，端口和連接端口的信號盡可能采用相同的名字。 （ 3）信號名長度不要太長，要注意簡潔明了。 養(yǎng)成良好的編程習(xí)慣是非常重要的 [2]，特別是在剛開 始學(xué)習(xí) VHDL 設(shè)計時，一定要注意編寫代碼的格式和風(fēng)格，這對以后的學(xué)習(xí)和工作都有重大的促進(jìn)意義。對于設(shè)計人員來說，掌握 VHDL 語言的開發(fā)流程圖和開發(fā)步驟是具有普遍指導(dǎo)意義的。但是它也并不是一種完全理想的硬件 描述語言。 1988 年， Milstd454 規(guī)定所有為美國國防部設(shè)計的 ASIC 產(chǎn)品必須采用 VHDL 語言來進(jìn)行描述。 （ 2） 1981 年，美國國防部提出了一種新的硬件描述語言 —— 超高速集成電路硬件描述語言（ VHSIC Hardware Description Language） ,簡稱 VHDL 語言。 自從硬件描述語言產(chǎn)生以后，眾多 EDA 公司和科研單位紛紛研制開發(fā)了適應(yīng)自身EDA 開發(fā)工具的硬件描述語言。 VHDL 硬件描述語言介紹 目前，硬件描述語言可謂是百家爭鳴，有 VHDL、 Superlog、 Verilog、 SystemC、 Cynlib、C++、 C Level 等。 （ 6）設(shè)計周期縮短，生產(chǎn)率大大提高，產(chǎn)品上市時間提前，性能明顯提高，產(chǎn)品競爭力加強。 （ 4）易于設(shè)計的更改。 基于“自頂向下”設(shè)計流程的優(yōu)點 基于“自頂向下”設(shè)計流程的優(yōu)點 [7]如下： （ 1）設(shè)計流程從功能描述開始到物理實現(xiàn)的完成與設(shè)計人員的開發(fā)思路符合，方便設(shè)計人員進(jìn)行開發(fā)。對于大型設(shè)計，進(jìn)行代碼級的功能仿真主要是檢驗系統(tǒng)功能設(shè)計的正確性，因為對于大型設(shè)計，綜合、試配要花費數(shù)小時，在綜合前對源代碼仿真，就可以大大減少設(shè)計重復(fù)的次數(shù)和時間。 （ 2）輸入 VHDL 代碼。 這種設(shè)計方法首先從系統(tǒng)設(shè)計入手，在頂層進(jìn)行功能方框的劃分和結(jié)構(gòu)設(shè)計，在方框圖一級進(jìn)行仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)進(jìn)行描述，在系統(tǒng)一級（層）進(jìn)行驗證。 第四，芯片選擇更加靈活。而“自頂向下”設(shè)計方法的功能描述可與芯片結(jié)構(gòu)無關(guān)。首先，由于功能描述可完全獨立于芯片結(jié)構(gòu)，在設(shè)計的最初階段，設(shè)計師可不受芯片結(jié)構(gòu)的約束，集中精力進(jìn)行產(chǎn)品設(shè)計，進(jìn)而避免了傳統(tǒng)設(shè)計方法所帶來的重新再設(shè)計風(fēng)險，大大縮短了設(shè)計周期。目前大規(guī)模 FPGA 設(shè)計福建農(nóng)林大學(xué)本科畢業(yè)論文 4 一般選擇“自頂向下”的設(shè)計方法。 如今， FPGA 器件已成為當(dāng)前主流的可編程邏輯器件之一。 PLA 既有現(xiàn)場可編程的，也有掩膜可編程的?？删幊踢壿嬈骷陌l(fā)展是以微電子制作技術(shù)的不斷進(jìn)步為基礎(chǔ)的，其結(jié)構(gòu)和工藝的變化經(jīng)歷了一個不斷發(fā)展變革的過程。作為一種可編程邏輯器件， FPGA 的出現(xiàn)是可編程邏輯器件發(fā)展變化的必然，它的出現(xiàn)推動著可編程邏輯器件的進(jìn)一步發(fā)展。 本設(shè)計采用自上而下的切割重組設(shè)計方法。因此，開發(fā)出高性價比的函數(shù)信號發(fā)生器，保持與國外同類產(chǎn)品在性價比上的優(yōu)勢，打破國外技術(shù)壟斷和封鎖，對發(fā)展我國電子產(chǎn)業(yè)有非常重大的意義 ，具有廣泛的應(yīng)用前景，加緊對這類產(chǎn)品的研制顯得非常緊迫。但總的來說，我國函數(shù)信號發(fā)生器還沒有形成真正的產(chǎn)業(yè)。 函數(shù)信號發(fā)生器能夠產(chǎn)生 正弦波、方波、三角波等等各波形信號，還能夠?qū)⑵渲腥我鈨煞N信號或三種信號疊加產(chǎn)生疊加波形 。 隨著集成電路的迅速發(fā)展，用集成電路可很方便地構(gòu)成各種波形 的函數(shù)信號 發(fā)生器。 FPGA。波形頻率可以調(diào)節(jié)，通過撥碼開關(guān)可以選擇波形以不同頻率輸出。 論文題目 : 函數(shù)信號發(fā)生器的 FPGA設(shè)計