【正文】 工程、通信工程、自動控制、遙測控制、測量儀器、儀表和計算機(jī)等技術(shù)領(lǐng)域， 應(yīng)用十分 地 廣泛 ；并且在這些技術(shù)領(lǐng)域， 經(jīng)常需要用到各種各 樣波形 的函數(shù)信號 發(fā)生器 。 同時， 隨著我國經(jīng)濟(jì)和科技的發(fā)展，對相應(yīng)的測試儀器和測試手段也提出了更高的要求，信號發(fā)生器己成為測試儀器中至關(guān)重要的一類，因此開發(fā)信號發(fā)生器具有重大意義。輸出的波形信息是 8 位二進(jìn)制數(shù)字量，可通過 D/A 期間轉(zhuǎn)換為模擬量后進(jìn)行放大輸出。如產(chǎn)業(yè)結(jié)構(gòu)不合理、產(chǎn)業(yè)集中于勞動力密集型產(chǎn)品；技術(shù)密集型產(chǎn)品明顯落后于發(fā)達(dá)工業(yè)國家；生產(chǎn)要素決定性作用正在削弱；產(chǎn)業(yè)能源消耗大、產(chǎn)出率低、環(huán)境污染嚴(yán)重、對自然資源破壞力大；企業(yè)總體規(guī)模偏小，技術(shù)創(chuàng)新能力薄弱、管理水平落后等。本設(shè)計驗(yàn)證了函數(shù)信號發(fā)生器的完全可以實(shí)現(xiàn)預(yù)定的功能，具有一定的實(shí)用性。同時研究函數(shù)信號發(fā)生器的原理，編寫相應(yīng)的代碼，利用 Quartus II 軟件工具進(jìn)行仿真調(diào)試。 可編程邏輯器件 [5]（ Programmable Logic Device,PLD）是 20 世紀(jì) 70 年代發(fā)展起來的一種新型器件。 隨后，出現(xiàn)了一類結(jié)構(gòu)稍微復(fù)雜的可編程芯片，即可編程邏輯陣列（ Programmable Logic Array,PLA）。 這些早期的 PLD 器件的一個共同特點(diǎn)是可以實(shí)現(xiàn)速度特性較好的邏輯功能，但由于其結(jié)構(gòu)過于簡單，因此，只能用于實(shí)現(xiàn)較小規(guī)模的電路設(shè)計。將來的可編程邏輯器件，密度會更高、速度會更快、功耗會更低，同時還會增加更多新的功能，向著集成了可編程邏輯、 CPU、存儲器等組件的可編程單片系統(tǒng)（ System On Programmable Chip ,SOPC）方向發(fā)展。布局布線結(jié)果還可反標(biāo)回同一仿真器，進(jìn)行包括功能和時序的后驗(yàn)證，以保證布局布線所帶來的門延時和線延時不會影響設(shè)計的性能。目前的電子產(chǎn)品正向模塊化方向發(fā)展。 第 三，設(shè)計規(guī)模大大提高。目前，最為常用的功能描述方法是采用均已成為國際標(biāo)準(zhǔn)的兩種硬件描述語言VHDL 和 Veilog HDL。由于設(shè)計的主要仿真和調(diào)試過程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，避免設(shè)計工作的浪費(fèi)，而且也減少了邏輯功能仿真的工作量，提高了設(shè)計的一次成功率。此外，還可以采用圖形輸入方式（如框圖、狀態(tài)圖等），這種輸入方式具有直福建農(nóng)林大學(xué)本科畢業(yè)論文 5 觀、容易理解的優(yōu)點(diǎn)。 （ 5）如果整個設(shè)計超出器件的宏單元或 I/0 單元資源，可以將設(shè)計劃分到多片同系列的器件中。 （ 3）設(shè)計再利用較方便。目前的 FPGA 器件正向高集成度、深亞微米工藝發(fā)展。 FPGA 是近幾年集成電路中發(fā)展最快的產(chǎn)品。 VHDL 語言的發(fā)展歷史 福建農(nóng)林大學(xué)本科畢業(yè)論文 6 VHDL 語言的基礎(chǔ)知識與其他高級語言有許多相同之處 [1]，但因 VHDL 語言是一種描述硬件電路的語言，故其基礎(chǔ)知識也有自己的特點(diǎn)，如 VHDL 語言中信號是一種特有的對象。因些電路設(shè)計人員需要一種強(qiáng)大的面向設(shè)計的多層次、多領(lǐng)域并得到了廣大 EDA廠商認(rèn)同的標(biāo)準(zhǔn)化硬件描述語言。 （ 3） 1986 年， IEEE 致力于 VHDL 語言的標(biāo)準(zhǔn)化工作，并成立了一個 VHDL 語言標(biāo)準(zhǔn)化小組。1996 年， 成為 VHDL 語言的綜合標(biāo)準(zhǔn)。 圖 2－ 1 為VHDL 硬件描述語言的優(yōu)缺點(diǎn)對照。 圖 22 VHDL 設(shè)計流程圖 VHDL 語言設(shè)計總結(jié) 通過前面對 VHDL 的學(xué)習(xí)，基本掌握了基于 FPGA 的 VHDL 語言的設(shè)計方法和理念。良好的代碼編寫風(fēng)格的通則簡要地概括如下： （ 1）對所有的信號名、變量名和端口名都用小寫，這樣做是為了和業(yè)界的習(xí)慣保持一致；對常量名和用戶定義的類型用大寫。因此， 在描述清楚的前提下，根據(jù)信號本身的功能，盡可能采用較短的信號命名，最好是利用信號功能的英文單詞縮寫來命名。注意，在同一個設(shè)計中要使用同一個小寫字母表示低電平有效。 （ 9）在源文件、批處理文件的開始處應(yīng)該包含一個文件頭，文件頭是程序中很重要的一部分，有助于程序閱讀者對程序的理解，提高程序的可讀性。 （ 11）每一行語句獨(dú)立成行。 福建農(nóng)林大學(xué)本科畢業(yè)論文 9 （ 14）在進(jìn)行模塊的端口申明時，每行只申明一個端口，并建議采用以下順序：輸入信號的 clk、 rst、 enables other control signals、 data and adderss signals，然后再申明輸出信號的 clk、 rst、 enables other control signals、 data signals。 （ 18）代碼編寫時的數(shù)據(jù)類型只使用 IEEE 定義的標(biāo)準(zhǔn)類型。 Quartus II 軟件介紹 Quartus II 概述 Quartus II是 Altera公司的綜合性 PLD開發(fā)軟件 [8]，支持原理圖、 VHDL、 VerilogHDL以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整 PLD 設(shè)計流程。在 Quartus II 軟件中，設(shè)計者可以依照個人偏好，自定義開發(fā)環(huán)境的布局、菜單、命令和圖表等。 福建農(nóng)林大學(xué)本科畢業(yè)論文 10 ⑶ SOPC Builder—— 提高設(shè)計效率。 ⑺ Quartus II 軟件增加的器件支持。編譯完成后進(jìn)行仿真，檢查是否達(dá)到設(shè)計要求，若未達(dá)到要求，需重新檢查設(shè)計輸入及編譯過程，不斷迭代、收斂直至滿足設(shè)計要求。不管是否使用 EDA 設(shè)計輸入和綜合工具，都可以使用這些設(shè)計流程。工程負(fù)責(zé)人從整體上編譯并優(yōu)化頂層工程。 作為底層模塊設(shè)計人員，可以針對設(shè)計，導(dǎo)出優(yōu)化后的網(wǎng)表和一組分配。這一功能之所以重要出于兩方面的原因。 三角波產(chǎn)生電路的 VHDL 描述如下。 ENTITY delta IS PORT(clk,clr:in std_logic。 VARIABLE f:std_logic。 ELSIF CLK39。039。 ELSE n:=n+8。039。 END IF。 三角波信號發(fā)生器的邏輯電路圖 通過電路觀察器（ RTL Viewer）可查看設(shè)計文件通過分析與綜合之后生成的邏輯電路構(gòu)成。如果 tmp 達(dá)到 63 時則清 0，否則 tmp 就做加 1 的操作。 USE 。 END。THEN d=00000000。THEN IF tmp=63 THEN tmp:=0。 WHEN 01=d=conv_std_logic_vector(254,8)。 WHEN 05=d=conv_std_logic_vector(239,8)。 WHEN 09=d=conv_std_logic_vector(207,8)。 WHEN 13=d=conv_std_logic_vector(162,8)。 WHEN 17=d=conv_std_logic_vector(112,8)。 WHEN 21=d=conv_std_logic_vector(64,8)。 福建農(nóng)林大學(xué)本科畢業(yè)論文 16 WHEN 25=d=conv_std_logic_vector(26,8)。 WHEN 29=d=conv_std_logic_vector(4,8)。 WHEN 33=d=conv_std_logic_vector(1,8)。 WHEN 37=d=conv_std_logic_vector(19,8)。 WHEN 41=d=conv_std_logic_vector(53,8)。 WHEN 45=d=conv_std_logic_vector(99,8)。 WHEN 49=d=conv_std_logic_vector(150,8)。 WHEN 53=d=conv_std_logic_vector(197,8)。 WHEN 57=d=conv_std_logic_vector(233,8)。 WHEN 61=d=conv_std_logic_vector(252,8)。 END CASE。 正弦波信號發(fā)生器的邏輯電路圖 正 弦波信號發(fā)生器 的 RTL 圖如 圖 3－ 2 所示。 USE 。 ARCHITECTURE rtl OF square IS SIGNAL a:std_logic。 THEN a=39。139。 END IF。event AND clk=39。 THEN q=11111111。 END PROCESS。 USE 。 q:OUT std_logic_vector(7 DOWNTO 0))。 VARIABLE c,d,e:std_logic_vector(9 DOWNTO 0)。 將 dlt,sqr,sin 并置 CASE tmp IS WHEN100=q=dlta。dlta+sqra。 q=a(8 DOWNTO 1)。 方波與正弦波的線性組合 WHEN111=a:=00amp。b(9 DOWNTO 2)。b(9 DOWNTO 6)。 三角波，方波，正弦波線性組合 WHEN OTHERS=NULL。 波形選擇 模塊的 邏輯電路圖 將程序轉(zhuǎn)換成對應(yīng)的 RTL 圖如下圖所示。 ENTITY top IS PORT(clk,clr:in std_logic。 ARCHITECTURE rtl OF top IS ponent delta is PORT(clk,clr:in std_logic。 d:OUT std_logic_vector(7 DOWNTO 0))。 end ponent square。 end ponent chpro31。 BEGIN PROCESS(clk,clr,dlt,sqr,sin) BEGIN U0:delta port map(clk,clr,wave1)。 END PROCESS。 圖 41 三角波仿真圖一 （ 2）當(dāng)脈沖 f 從 1 變?yōu)?0 時， n 由 00000111 跳變?yōu)?00000000，并且執(zhí)行加 8 的操作，然后把改變后的 n 送到輸出 y，三角波信號 的仿真結(jié)果 如 圖 4－ 2 所示。正弦波信號的仿真結(jié)果如 圖 4－3 所示。 圖 45 方波仿真圖二 福建農(nóng)林大學(xué)本科畢業(yè)論文 27 5 結(jié)束語 總結(jié) 本設(shè)計利用了具有強(qiáng)大仿真功能和設(shè)計功能的 QuartusII 軟件進(jìn)行仿真， 實(shí)現(xiàn) 了 三角波、正弦波、方波等等各個波形的函數(shù)信號發(fā)生器的設(shè)計 。 在本設(shè)計的過程中遇到了 很 多的困難 。 下一步展望 基于 Quartus II 的 FPGA 開發(fā)工具對函數(shù)信號發(fā)生器進(jìn)行建模設(shè)計，設(shè)計時，首先通過編寫基于 VHDL 硬件描述語言的代碼，然后進(jìn)行編譯、調(diào)試與仿真。 福建農(nóng)林大學(xué)本科畢業(yè)論文 28 參考文獻(xiàn) [1]陳耀和 .VHDL語言設(shè)計技術(shù) .北京 :電子工業(yè)出版社 ,2021. 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