【正文】 調(diào)整轉(zhuǎn)換滿量程精度； Vcc：電源輸入端，Vcc的范圍為+5V～+15V； VREF：基準(zhǔn)電壓輸入線，VREF的范圍為10V～+10V； AGND：模擬信號(hào)地 DGND：數(shù)字信號(hào)地DA輸出的濾波器電路可選用有源濾波器與無源濾波器。由ILE、CS、WR1的邏輯組合產(chǎn)生LE1，當(dāng)LE1為高電平時(shí)，數(shù)據(jù)鎖存器狀態(tài)隨輸入數(shù)據(jù)線變換，LE1的負(fù)跳變時(shí)將輸入數(shù)據(jù)鎖存； XFER：數(shù)據(jù)傳輸控制信號(hào)輸入線，低電平有效，負(fù)脈沖（脈寬應(yīng)大于500ns）有效； WR2：DAC寄存器選通輸入線，負(fù)脈沖（脈寬應(yīng)大于500ns）有效。主要特點(diǎn)：l 分辨率為8位； l 電流穩(wěn)定時(shí)間1us； l 可單緩沖、雙緩沖或直接數(shù)字輸入； l 只需在滿量程下調(diào)整其線性度； l 單一電源供電（+5V～+15V）； l 低功耗，20mW。這個(gè)DA芯片以其價(jià)格低廉、接口簡(jiǎn)單、轉(zhuǎn)換控制容易等優(yōu)點(diǎn)，在單片機(jī)應(yīng)用系統(tǒng)中得到廣泛的應(yīng)用。 DA電路本設(shè)計(jì)采用DAC0832作為輸出DA電路，并采用直通通方式（控制總線片選信號(hào)CS，讀寫使能信號(hào)WR,傳輸控制信號(hào)XFER，輸入所存使能信號(hào)ILE直接接地），以得到最大的轉(zhuǎn)換速度，電路示意圖如下：圖31DAC0832電路連接圖（1） DAC0832簡(jiǎn)介：DAC0832是8分辨率的D/A轉(zhuǎn)換集成芯片。但是實(shí)際制作硬件電路時(shí)，就應(yīng)考慮到干擾所帶來的負(fù)面影響。 綜合以上涉及方面的分析，因此本次課題采用此方案進(jìn)行設(shè)計(jì)。此信號(hào)發(fā)生器的特點(diǎn)及功能集成度高，因采取整體模塊式設(shè)計(jì)，在此也考慮到實(shí)際應(yīng)用中，萬一FPGA的邏輯門數(shù)量不夠，特準(zhǔn)備了一套備用方案。鑒于現(xiàn)在還出于理論分析時(shí)期不易決定何種方法更好，此點(diǎn)暫時(shí)待定等試驗(yàn)階段在做確認(rèn)。第一中鋒方法調(diào)節(jié)精確但是除法器肯定會(huì)占用大量的FPGA內(nèi)部資源，造成不必要的開銷。幅度控制部分在設(shè)計(jì)中目前有兩種方法：其一是通過軟件將存儲(chǔ)的波形數(shù)據(jù)進(jìn)行統(tǒng)一比例的縮放在輸出給DAC0832，這樣就可以實(shí)現(xiàn)幅度的調(diào)節(jié)。由上述三個(gè)方案對(duì)比，采用第一種方案：使用直接數(shù)字信號(hào)合成技術(shù)（DDS），將三種波形的數(shù)據(jù)存儲(chǔ)在FPGA配置的ROM中，通過FPGA軟件掃描方式將波形數(shù)據(jù)讀出傳輸給DAC0832產(chǎn)生波形輸出。VHDL語言是電子設(shè)計(jì)領(lǐng)域的主流硬件描述語言,具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大降低了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性,要比模擬電路快得多。其優(yōu)點(diǎn)是工作頻率可望做得很高，也可以達(dá)到很高的頻率分辨率；缺點(diǎn)是使用的濾波器要求通帶可變，實(shí)現(xiàn)很難，高低頻率比不可能做得很高。低通濾波D/A變換相位累加器頻率控制字ROM圖22 DDS與FPGA總體設(shè)計(jì)圖采用震蕩器頻率合成方案。但鑒于DDS的占用ROM空間較大，我們?cè)O(shè)計(jì)時(shí)就必須考慮到所用期間的ROM空間是否夠用，結(jié)合我選用的Cyclone II 系列的 EP2C5Q208C8N器件所提供的26個(gè) M4KRAM存儲(chǔ)模塊。在設(shè)計(jì)界里眾所周知，DDS器件采用高速數(shù)字電路和高速D/A轉(zhuǎn)換技術(shù)，具有頻率轉(zhuǎn)換時(shí)間短、頻率分辨率高、頻率穩(wěn)定度高、輸出信號(hào)頻率和相位可快速程控切換等優(yōu)點(diǎn)，所以，我們可以利用DDS具有很好的相位控制和幅度控制功能，另外其數(shù)據(jù)采樣功能也是極具精確和完善的，它可以產(chǎn)生較為精確的任何有規(guī)則波形信號(hào)，可以實(shí)現(xiàn)對(duì)信號(hào)進(jìn)行全數(shù)字式調(diào)制。幅度可調(diào)功能由于比較簡(jiǎn)單，可以在FPGA外部利用硬件電路實(shí)現(xiàn)。系統(tǒng)各部分所需工作時(shí)鐘信號(hào)由輸入系統(tǒng)時(shí)鐘信號(hào)經(jīng)分頻得到，系統(tǒng)時(shí)鐘輸入端應(yīng)滿足輸入脈沖信號(hào)的要求。2設(shè)計(jì)方案 總體設(shè)計(jì)方案（1） 設(shè)計(jì)步驟此設(shè)計(jì)將按模塊式實(shí)現(xiàn)，設(shè)計(jì)總共分為四大部分完成：（三種波形：方波、三角波和矩形波）信號(hào)；；；。當(dāng)DDS相位累加器采用32位字長(zhǎng)，時(shí)鐘頻率為30MHZ時(shí)，它的輸出頻率間隔可達(dá)?fDDS=fc2n=50*106232≈=10mHZ。系統(tǒng)工作時(shí)，累加器的單個(gè)時(shí)鐘周期的增量值為??=K*2π2n，相應(yīng)角頻率為w=???t=??Tc=2π*K*fc/2n，所以DDS的輸出頻率為fDDS=w2π=K*fc2n，DDS輸出的頻率步進(jìn)間隔?fDDS=fc2n。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號(hào)。用相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器的相位取樣地址，這樣就可把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形抽樣值（二進(jìn)制編碼）經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。相位累加器利用Nbit二進(jìn)制加法器的模溢出特性來模擬理想正弦波的2π相位周期。ROM表完成將累加器相位信息轉(zhuǎn)換為幅值信息的功能。加法運(yùn)算的步進(jìn)越大，相應(yīng)合成的相位值變化越快，輸出信號(hào)的頻率也就越高。由此可以看出，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號(hào)的相位，相位累加器的溢出頻率就是DDS輸出的信號(hào)頻率。累加寄存器將加法器在上一個(gè)時(shí)鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個(gè)時(shí)鐘脈沖的作用下繼續(xù)與頻率控制字相加。相位累加器由加法器與累加寄存器級(jí)聯(lián)構(gòu)成。其中相位累加器字長(zhǎng)為N，DDS控制時(shí)鐘頻率為fc，頻率控制字為K。DDS的工作原理是基于相位和幅度的對(duì)應(yīng)關(guān)系，通過改變頻率控制字來改變相位累加器的累加速度，然后在固定時(shí)鐘的控制下取樣，取樣得到的相位值通過相位幅度轉(zhuǎn)換得到與相位值對(duì)應(yīng)的幅度序列，幅度序列通過數(shù)模轉(zhuǎn)換得到模擬形式量化的正弦波輸出。 DDS基本原理介紹直接數(shù)字頻率合成(Direct Digital Synthesis，簡(jiǎn)稱DDS)技術(shù)是頻率合成領(lǐng)域中的一項(xiàng)新技術(shù)。SE版和OEM版在功能和性能方面有較大差別，比如對(duì)于大家都關(guān)心的仿真速度問題，以Xilinx公司提供的OEM版本ModelSim XE為例，對(duì)于代碼少于40000行的設(shè)計(jì)，ModelSim SE 比ModelSim XE要快10倍；對(duì)于代碼超過40000行的設(shè)計(jì)，ModelSim SE要比ModelSim XE快近40倍。主要特點(diǎn)：l RTL和門級(jí)優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速度快，跨平臺(tái)跨版本仿真；l 單內(nèi)核VHDL和Verilog混合仿真；l 源代碼模版和助手，項(xiàng)目管理；l 集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流ChaseX、Signal Spy、虛擬對(duì)象Virtual Object、Memory窗口、Assertion窗口、源碼窗口顯示信號(hào)值、信號(hào)條件斷點(diǎn)等眾多調(diào)試功能；l C和Tcl/Tk接口，C調(diào)試； l 對(duì)SystemC的直接支持，和HDL任意混合； l 支持SystemVerilog的設(shè)計(jì)功能； l 對(duì)系統(tǒng)級(jí)描述語言的最全面支持，SystemVerilog，SystemC，PSL； l ASIC Sign off。 modelsim簡(jiǎn)介Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。 FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。 l FPGA采用高速CMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 l FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳。 (5) 基本特點(diǎn)l 采用FPGA設(shè)計(jì)ASIC電路(專用集成電路)，用戶不需要投片生產(chǎn)，就能得到合用的芯片。在Xilinx公司的FPGA器件中，CLB由多個(gè)（一般為4個(gè)或2個(gè)）相同的Slice和附加邏輯構(gòu)成。CLB的實(shí)際數(shù)量和特性會(huì)依器件的不同而不同，但是每個(gè)CLB都包含一個(gè)可配置開關(guān)矩陣，此矩陣由4或6個(gè)輸入、一些選型電路（多路復(fù)用器等）和觸發(fā)器組成。只有相同電氣標(biāo)準(zhǔn)的端口才能連接在一起，VCCO電壓相同是接口標(biāo)準(zhǔn)的基本條件。當(dāng)外部輸入信號(hào)經(jīng)過IOB模塊的存儲(chǔ)單元輸入到FPGA內(nèi)部時(shí)，其保持時(shí)間（Hold Time）的要求可以降低，通常默認(rèn)為0。目前，I/O口的頻率也越來越高，一些高端的FPGA通過DDR寄存器技術(shù)可以支持高達(dá)2Gbps的數(shù)據(jù)速率。FPGA內(nèi)的I/O按組分類，每組都能夠獨(dú)立地支持不同的I/O標(biāo)準(zhǔn)。與傳統(tǒng)邏輯電路和門陣列（如PAL，GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)，F(xiàn)PGA利用小型查找表（161RAM）來實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè)D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)I/O，由此構(gòu)成了既可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。 (3) FPGA工作原理FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。允許他們的設(shè)計(jì)隨著系統(tǒng)升級(jí)或者動(dòng)態(tài)重新配置而改變。 CPLD和FPGA另外一個(gè)區(qū)別是大多數(shù)的FPGA含有高層次的內(nèi)置模塊（比如加法器和乘法器）和內(nèi)置的記憶體。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計(jì)的延遲時(shí)間和邏輯單元對(duì)連接單元高比率的優(yōu)點(diǎn)。CPLD是一個(gè)有點(diǎn)限制性的結(jié)構(gòu)。CPLD邏輯門的密度在幾千到幾萬個(gè)邏輯單元之間，而FPGA通常是在幾萬到幾百萬。 (2) CPLD與FPGA的關(guān)系早在1980年代中期，F(xiàn)PGA已經(jīng)在PLD設(shè)備中扎根。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于ASIC的芯片上。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來改正程序中的錯(cuò)誤和更便宜的造價(jià)。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以FPGA可以完成所需要的邏輯功能。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。(1) 背景目前以硬件描述語言（Verilog 或 VHDL）所完成的電路設(shè)計(jì)，可