基于vhdlpwm信號發(fā)生器的設計畢業(yè)論文-文庫吧資料
2025-07-02 12:26本頁面
【正文】 RT (CLK, LD: IN STD_LOGIC。 YPWM: OUT STD_LOGIC)。ENTITY YPWM IS PORT (CLK: IN STD_LOGIC。其相應的VHDL程序如下：LIBRARY IEEE。先將預置數(shù)設置好，則DOVE1輸出1后，由LD1=NOT PINT=1，計數(shù)器1立刻進行預置，重新計數(shù)；計數(shù)器2亦然。 圖三 正負脈寬數(shù)控調制信號發(fā)生器的核心部分取頂層文件中信號PINT，當計數(shù)器1輸出DOVE1=1時，PINT=0；當計數(shù)器2輸出DOVE2上升沿脈沖到來時，PINT=1。如果將初始值可預置的加法計數(shù)器的進位信號作為本計數(shù)器的初始預置加載信號LD，則可構成計數(shù)初始值自加載方式的加法計數(shù)器，從而構成數(shù)控分頻器，如圖三所示。END ARCHITECTURE ART。 END IF。 PROCESS (COUNT) IS BEGIN IF COUNT=255 THEN DOVE=’1’。 END IF。 ELSE COUNT= COUNT+1。139。139。 BEGIN PROCESS (CLK) IS BEGIN IF CLK39。END LCNT8。 D: IN INTEGER RANGE 0 TO 255。USE 。框圖如圖二。之后，計數(shù)器就以此預置數(shù)為始，一直加1計數(shù)。第3章 可自加載加法計數(shù)器的設計取計數(shù)器的端口為：脈沖輸入端CLK、加載使能輸入端LD（高電平有效）、預置輸入端D、計數(shù)進位輸出端DOVE。 圖一 脈寬數(shù)控調制信號發(fā)生器邏輯圖如果將初始值可預置的加法計數(shù)器的溢出信號作為本計數(shù)器的初始預置值加載信號LD，則可構成計數(shù)器初始值自加載方式的加法計數(shù)器，從而構成數(shù)控分頻器。讓信號保持為數(shù)字形式可將噪聲影響降到最小，因此廣泛應用在測量、通信和功率控制與變換的許多領域中。 第2章 系統(tǒng)設計思路PWM即脈沖寬度調制，就是利用微處理器的數(shù)字輸出來對模擬電路進行控制的一種非常有效的技術。l 市場對電子產品提出了更高的要求，從而也對系統(tǒng)的集成度不斷提出更高的要求。同時，也使得IC生產線的投資更為巨大。EDA的發(fā)展趨勢，表現(xiàn)在以下幾個方面：l 超大規(guī)模集成電路的集成度和工藝水平不斷提高，深亞微米（DeepSubmicron）工藝，、90nm已經走向成熟，在一個芯片上完成的系統(tǒng)級的集成已經成為可能。l EDA中最為矚目的功能，最具現(xiàn)代化電子設計技術特征的功能，是日益強大的邏輯設計仿真測試技術。l EDA工具之所以能夠完成各種自動設計過程，關鍵是有種類庫的支持，如邏輯仿真時的模擬庫、邏輯綜合時的綜合庫、版圖綜合時的版圖庫、測試綜合時的測試庫等。在Compile Tool窗口中，可以打開該模塊的設置文件或報告文件，或打開其它相關窗口?？梢酝ㄟ^選擇Start Compilation來運行所有的編譯器模塊，也可以通過選擇Start來單獨運行各個模塊。編譯器包括 的功能模塊有分析/綜合器（Analysis amp。QuartusⅡ設計工具完全支持VHDL、Verilog的設計流程，其內部嵌有VHDL、Verlog邏輯綜合器。QuartusⅡ是在21世紀初推出，是Altera前一代FPGA/CPLD集成開發(fā)環(huán)境MAX+plus Ⅱ的更新?lián)Q代產品，其界面友好，使用環(huán)境便捷。具有較強描述能力的硬件描述語言(VHDL、Verilog、HDL)及高性能綜合工具的使用，使過去單功能電子產品開發(fā)轉向系統(tǒng)級電子產品開發(fā)。EDA包括電子
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