【正文】 ROM、 FIFO，可用于存貯信號(hào)處理的系統(tǒng)，中間結(jié)果等。 FPGA 芯片的規(guī)模也越來(lái)越大，其單片邏輯門(mén)數(shù)已達(dá)到上百萬(wàn)門(mén)，所能實(shí)現(xiàn)的功能越來(lái)越強(qiáng)，同時(shí)還可以實(shí)現(xiàn)系統(tǒng)集成。一旦市場(chǎng)對(duì)所設(shè)計(jì)的產(chǎn)品需求量大，則可進(jìn)行流片設(shè)計(jì)，形成價(jià)格更低廉的 AISC產(chǎn)品。又由于開(kāi)發(fā)工具的通用性、設(shè)計(jì)語(yǔ)言的標(biāo)準(zhǔn)化以及設(shè)計(jì)過(guò)程幾乎與所用器件的硬件結(jié)構(gòu)沒(méi)有關(guān)系，所以設(shè)計(jì)成功的各類(lèi)邏輯功能塊軟件有很好的兼容性和可移植性，它幾乎可用于任何型號(hào)和規(guī)模的 FPGA 中，從而使得產(chǎn)品設(shè)計(jì)效率大幅度提高。 CPLD 和 FPGA 的高可靠性還表現(xiàn)在，可形成片上系統(tǒng)，從而大大 縮小了體積，易于管理和屏蔽。 高速和高可靠是 FPGA 最明顯的特點(diǎn)，當(dāng)今的該類(lèi)可編程器件，其最高工作頻率可達(dá)百兆級(jí)，其時(shí)鐘延遲可達(dá)納秒級(jí) ,結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測(cè)控方面有非常廣闊的應(yīng)用前景。于是 FPGA/CPLD可編程器件，正得到越來(lái)越多的電子設(shè)計(jì)者的青睞。 現(xiàn)在， CPLD/FPGA等可編程器件已應(yīng)用在不同的高科技領(lǐng)域，如數(shù)字電路設(shè)計(jì)、微處理系統(tǒng)、 DSP、通信及 ASIC設(shè)計(jì)等。但 FPGA/CPLD的規(guī)模較大，非常適合于對(duì)時(shí)序、組合等邏輯電路應(yīng)用場(chǎng)合，它可以替代幾十甚至上百塊通用 IC芯片。 對(duì)于一些較大的通用性硬件電路，目前已經(jīng)有專(zhuān)門(mén)的 IP核出售，因此，能實(shí)現(xiàn)設(shè)計(jì)資源的有償使用，可大大縮短設(shè)計(jì)周期，加快設(shè)計(jì)產(chǎn)品的上市速度。當(dāng)一個(gè)設(shè)計(jì)描述完成以后，可以用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)其功能。 （ 2）可讀性好、易于修改 在硬件電路設(shè)計(jì)過(guò)程中，主要的設(shè)計(jì)文件是用 VHDL編寫(xiě)的源代碼，因?yàn)?VHDL易讀和結(jié)構(gòu)模塊化，所以易于修改設(shè)計(jì)。 VHDL還具有豐富的數(shù)據(jù)類(lèi)型．即可以支持預(yù)定義的數(shù)據(jù)類(lèi)型，也可以自己定義數(shù)據(jù)類(lèi)型。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱(chēng)可 視 部分 ,及端口 )和內(nèi)部（或稱(chēng)不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。有專(zhuān)家認(rèn)為，在新的世紀(jì)中， VHDL語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 1993年， IEEE對(duì) VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL的內(nèi)容，公布了新版本的 VHDL，即 IEEE標(biāo)準(zhǔn)的10761993版本，（簡(jiǎn)稱(chēng) 93版）。自 IEEE公布了 VHDL的標(biāo)準(zhǔn)版本之后，各 EDA公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具支持 VHDL。 硬件描述語(yǔ)言 VHDL VHDL簡(jiǎn)介 甚高速 集成 電路 硬件 描述 語(yǔ)言 （ VeryHighSpeed Integrated Circuit Hardware Description Language， VHDL）于 1983年有美國(guó)國(guó)防部（ DOD）發(fā)起創(chuàng)建，由 IEEE（ The Institute of Electrical and Electronics Engineers） 進(jìn)一步發(fā)展并在 1987年作為“ IEEE 標(biāo)準(zhǔn) 1076”發(fā)布 [8]。更為重要的是各 EDA 公司致力于推出兼容各種硬件實(shí)現(xiàn)方案和支持標(biāo)準(zhǔn)硬件描述語(yǔ)言的 EDA 工具軟件的研究，都有效地將 EDA 技術(shù)推向成熟。 進(jìn)入 20 世紀(jì) 90 年代，隨著硬件描述語(yǔ)言的標(biāo)準(zhǔn)化得到進(jìn)一步的確立，計(jì)算機(jī)輔助工程、輔助分析和輔助設(shè)計(jì)在電子技術(shù)領(lǐng)域獲得了更加廣泛的應(yīng)用，與此同時(shí)電子技術(shù)在通信、計(jì)算機(jī)及家電產(chǎn)品生產(chǎn)中的市場(chǎng)需求和技術(shù)需求，極大地推動(dòng)了全新的電子設(shè)計(jì)自動(dòng)化技術(shù)的應(yīng)用和發(fā)展。復(fù)雜可編程邏輯器件已經(jīng)進(jìn)入商業(yè)應(yīng)用，相應(yīng)的輔助設(shè)計(jì)軟件也已投入使用。這一階段人們開(kāi)始利用計(jì)算機(jī)取代手工勞動(dòng)，輔助進(jìn)行集成電路版圖編輯、 PCB 布局布線 等工作?？删幊踢壿嫾夹g(shù)及器件已經(jīng)問(wèn)世，計(jì)算機(jī)作為一種運(yùn)算工具已經(jīng)在科研領(lǐng)域得到了廣泛的應(yīng)用。就過(guò)去近 30 年的電子技術(shù)的發(fā)展歷程，可大致將 EDA 技術(shù)的發(fā)展分為三個(gè)階段。它融合多學(xué)科于一體，打破了軟件和硬件間的壁壘，使計(jì)算機(jī)的軟件技術(shù)與硬件實(shí)現(xiàn)、設(shè)計(jì)效率和產(chǎn)品性能合二為一，他代表了電子設(shè)計(jì)技術(shù)和應(yīng)用技術(shù)的發(fā) 展方向。顯然，最早進(jìn)入設(shè)計(jì)自動(dòng)化的技術(shù)領(lǐng)域之一是電子技術(shù)，這就是為什么電子技術(shù)始終處于所有科學(xué)技術(shù)發(fā)展最前列的原因之一。因此 EDA技術(shù)為現(xiàn)代電子理論和設(shè)計(jì)的表達(dá)與實(shí)現(xiàn)提供了可能性。由于設(shè)計(jì)的主要仿真和調(diào)試過(guò)程是在高層次上完成的，這既 有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，又減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次性成功率。然后，用綜合優(yōu)化工具生成具體門(mén)電路的網(wǎng)絡(luò)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐?(ASIC)。設(shè)計(jì)者采用的設(shè)計(jì)方法是一種高層次的“自頂向下”的全新設(shè)計(jì)方法，這種設(shè)汁方法首先從系統(tǒng)設(shè)計(jì)人手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。它以 EDA軟件 工具為開(kāi)發(fā)環(huán)境，采用硬件描述語(yǔ)言（ Hardware Description Language, HDL），采用可編程器件為實(shí)驗(yàn)載體，實(shí)現(xiàn)源代碼編程、自動(dòng)邏輯編譯、邏輯簡(jiǎn)化、邏輯分割、邏輯綜合、布局布線、邏輯優(yōu)化和仿真等功能，以 ASIC、 SOC芯片為目標(biāo)器件，以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)品自動(dòng)化的設(shè)計(jì)技術(shù)。這不僅大大節(jié)省了設(shè)計(jì)和制造時(shí)間，而且對(duì)設(shè)計(jì)者，無(wú)須考慮集成電路制造工藝，現(xiàn)已成為系統(tǒng)級(jí)產(chǎn)品設(shè)計(jì)的一項(xiàng)新的技術(shù)?，F(xiàn)代計(jì)算機(jī)技術(shù)和微電子技術(shù)進(jìn)一步發(fā)展和結(jié)合使得集成電路的設(shè)計(jì)出現(xiàn)了兩個(gè)分支。也就是說(shuō) DDS系統(tǒng)能夠在頻率轉(zhuǎn)換中保持相位連續(xù)，輸出波形能平滑的從一個(gè)頻率過(guò)度到另一個(gè)頻率。當(dāng)頻率字的值從 1K 改變?yōu)?2K 之后，相位累加器是在已有的積累相位上，再每次累加 2K ，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率字的瞬間其斜率發(fā)生了突變。 DDS系統(tǒng)不僅頻率轉(zhuǎn)換速度快，而且更可貴的是只須改變頻率字，就可以改變輸出頻率，無(wú)須復(fù)雜的控制過(guò)程。 DDS系統(tǒng)在頻率字改變后的一個(gè)時(shí)鐘周期，起輸出頻率就可以轉(zhuǎn)換成新的輸出頻率。這是因?yàn)榇鎯?chǔ)器地址線的位數(shù)只有 W 位，相位累加器的輸出只有搞 W 位才對(duì)存儲(chǔ)器有影響，頻率字的小數(shù)部分只有在其累加達(dá)到 整數(shù)部分是才能影響存儲(chǔ)器。這樣存儲(chǔ)器的地址線一般都只能接在相位累加器輸出的高 W 位，而相位累加器輸出余下的（ NW）個(gè)低位則只能被舍棄，這就是相位截?cái)嗾`差的來(lái)源 [5]。根據(jù)式 ，在較高的時(shí)鐘頻率下，為了獲得較 高的頻率分辨率，則只有增加相位累加器的字長(zhǎng) N，故一般 N都取值較大。要增加系統(tǒng)的頻率分辨率，可以增加相位累加器的字長(zhǎng) N，或是降低系統(tǒng)的時(shí)鐘頻率。在系統(tǒng)時(shí)鐘頻率 cf 和相位累加器字長(zhǎng) N固定時(shí)，通過(guò)改變頻率字，可以方便地改變輸出頻率 0f 。 （ 2） DDS系統(tǒng)采用數(shù)字技術(shù)，先構(gòu)成離散信號(hào)再變換成模擬信號(hào)輸出，尤其是要產(chǎn)生相位截?cái)嗾`差，因而噪聲和雜散是不可避免的 [4]。 DDS的缺點(diǎn) （ 1）最高工作頻率不可能很高，從理論上說(shuō)就只有系統(tǒng)始終頻率的一半，實(shí)際中還 要小于此值。由于 DDS技術(shù)是利用查表法來(lái)產(chǎn)生波形的，所以它適用于任意波形發(fā)生器。 （ 6）正交輸出。同時(shí)，頻率轉(zhuǎn)換時(shí)相位是連續(xù)的。 （ 3）頻率穩(wěn)定度高。隨著硬件水平的不斷提高，一些 DDS專(zhuān)用芯片的最大輸出頻率已經(jīng)可以達(dá)到幾百兆赫茲 [3]。由式 知道，頻率覆蓋范圍從 Ncf 2/ 到 。一般來(lái)說(shuō)，由于低通濾波器的設(shè)計(jì)不可能達(dá)到理想情況，即低通濾波器總是有一定的過(guò)渡帶的，所以輸出頻率還要有一定的余量，一般來(lái)說(shuō)在實(shí)際應(yīng)用當(dāng)中 DDS 的輸出頻率不能超過(guò) cf 。 D/A 轉(zhuǎn)換器的輸出波形相當(dāng)于是一個(gè)連續(xù)平滑波形的采樣，根據(jù)奈奎斯特采樣定律，采樣率必需要大于信號(hào)頻率的兩倍?？圭R像濾波器是一個(gè)低通濾波器，要求在輸出信號(hào)的帶寬內(nèi)有較平坦的幅頻特性，在輸出鏡像頻率處有足夠的抑止。 D/A 轉(zhuǎn)換器將波形 ROM 輸出的幅度量化序列轉(zhuǎn)化成對(duì)應(yīng)的電 平輸出，將數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)。 波形 ROM 示意圖如圖 所示 圖 波形 ROM示意圖 當(dāng) ROM 地址線上的地址 (相位 )改變時(shí)，數(shù)據(jù)線上輸出相應(yīng)的量化值 (幅度量化序列 )。這里的 N是相位累加器的字長(zhǎng)， K叫做頻率控制字。 第 2 章 直接數(shù)字頻率合成技術(shù)（ DDS） 直接數(shù)字頻率合成的基本結(jié)構(gòu) 圖 直接數(shù)字頻率合成的基本結(jié)構(gòu) 如圖 的基本結(jié)構(gòu)圖，從圖中可以看出 DDS 主要由四個(gè)基本部分組： (1)相位累加器； (2)波形 ROM； (3)D/A 轉(zhuǎn)換器； (4)低通濾波器。 DDS 可以產(chǎn)生兩路相位嚴(yán)格正交的信號(hào)在正交調(diào)制和解調(diào)中的到廣泛應(yīng)用，是一中很好的本振源。 除了在儀器中的應(yīng)用外， DDS 在通信系統(tǒng)和雷達(dá)系統(tǒng)中也有很重要的用途。同時(shí)還具有 AM， FM， PM， SSB， BPSK， FSK，碎發(fā)、 DTMF Generation和 DTMF Detection的功能。同時(shí)也具備了 AM， FM， FSK，碎發(fā)、掃頻等功能。采樣率 40M，還具備了調(diào)制功能，可以產(chǎn)生 AM, FM, FSK,拌發(fā)、掃頻等信號(hào)。同時(shí)還可以產(chǎn)生 lOmHz5MHz 的任意波形。同時(shí)輸出波形的頻率分辨率、頻率精度等指標(biāo)也有很大的提高。由于 DDS 的自身特點(diǎn)，還可以很容易的產(chǎn)生一些數(shù)字調(diào)制信號(hào)，如 FSK, PSK 等。 運(yùn)用 DDS 技術(shù)生產(chǎn)的 DDS 任意波型信號(hào)發(fā)生器是較新的一類(lèi)信號(hào)源并，且已經(jīng)廣泛投入使用。而不是之前型號(hào)的 32 位，這樣輸出信號(hào)的頻率分辨率大大提高了。如這些芯片中大多采用了流水技術(shù)，通過(guò)流水技術(shù)的使用，提高了相位累加器的工作頻率，從而使得 DDS芯片的輸出頻率可以進(jìn)一步提高。這些芯片集成度高內(nèi)部都集成了 D/A 轉(zhuǎn)換器，精度最高可達(dá)126it。這些芯片還具有調(diào)制功能。如 AD7008, AD9850, AD9851, AD9852, AD9858 等。 自 80 年代以來(lái)各國(guó)都在研制 DDS 產(chǎn)品，并廣泛的應(yīng)用于各個(gè)領(lǐng)域。任意波在各個(gè)領(lǐng)域特別是在測(cè)量測(cè)試領(lǐng)域有著廣泛的應(yīng)用 。 DDS和 PLL 相結(jié)合一般有兩種實(shí)現(xiàn)方法：DDS 激勵(lì) PLL 的鎖相倍頻方式和 PLL 內(nèi)插 DDS 方式。 DDS 和 PLL 相結(jié)合的方法也是一種有效的方法 [2]。 為了進(jìn)一步提高 DDS 的輸出頻率，產(chǎn)生了很多 DDS 與其他技術(shù)結(jié)合的頻率合成方法。現(xiàn)在最新的 DDS 芯片工作頻率己經(jīng)可以達(dá)到 1GHz。國(guó)內(nèi)外學(xué)者在對(duì) DDS 輸出的頻譜做了大量的分析以后，總結(jié) 出了誤差的頻域分布規(guī)律建立了誤差模型，在分析 DDS 頻譜特性的基礎(chǔ)上又提出了一些降低雜散功率的方法 :可以通過(guò)采樣的方法降低帶內(nèi)誤差功率，可以用隨機(jī)抖動(dòng)法提高無(wú)雜散動(dòng)態(tài)范圍 (在 D/A轉(zhuǎn)換器的低位上加擾打破 DDS 輸出的周期性，從而把周期性的雜散分量打散使之均勻化 )。在比較新的 DDS芯片中普遍都采用了 12bit 的 D/A 轉(zhuǎn)換器。如通過(guò)增長(zhǎng)波形 ROM 的長(zhǎng)度減小相位截?cái)嗾`差。 DDS 輸出雜散比較大這是由于信號(hào)合成過(guò)程中的相位截?cái)嗾`差、 D/A 轉(zhuǎn)換器的截?cái)嗾`差和 D/A轉(zhuǎn)換器的非線性造成的?；谶@樣的結(jié)構(gòu)DDS 頻率合成器具有以下優(yōu)點(diǎn)： (1)頻率分辨率高，輸出頻點(diǎn)多，可達(dá) N2 個(gè)頻點(diǎn)（假設(shè)DDS 相位累加器的字長(zhǎng)是 N）； (2)頻率切換速度快，可達(dá) us 量級(jí)； (3)頻率切換時(shí)相位連續(xù)； (4)可以輸出寬帶正交信號(hào)； (5)輸出相位噪聲低，對(duì)參考頻率源的相位噪聲有改 善作用； (6)可以產(chǎn)生任意波形； (7)全數(shù)字化實(shí)現(xiàn)，便于集成，體積小，重量輕。在系統(tǒng)時(shí)鐘一定的情況下，輸出頻率決定于頻率寄存器的中的頻率字。 DDS 是一種全數(shù)字化的頻率合成方法。 直接數(shù)字頻率合成 (DDSDigital Direct Frequency Synthesis)是一種比較新穎的頻率合成方法。鎖相式頻率合成器還易于集成化。采用了鎖相環(huán)技術(shù)，對(duì)頻率進(jìn)行加、減、乘、除，產(chǎn)生所需的頻率。但是直接頻率合成設(shè)備比較復(fù)雜笨重，并且容易產(chǎn)生雜散。 直接頻率合成是一種比較早期的頻率合成方法，這種頻率合成方法使用一個(gè)和多個(gè)標(biāo)準(zhǔn)頻率源先經(jīng)過(guò)諧波發(fā)生器產(chǎn)生各次諧波，然后經(jīng)過(guò)分頻、倍頻、混頻濾波等處理產(chǎn)生所需要的各個(gè)頻點(diǎn)。 頻率合成器的實(shí)現(xiàn)方法大體可以分成三種：直接頻率合 成、間接頻率合成、直接數(shù)字頻率合成。 (5) 頻譜純度 頻譜純度以雜散分量和相位噪聲來(lái)衡量，雜散分為諧波分量和非諧波分量?jī)煞N，主要由頻率合成過(guò)程中的非線性失真產(chǎn)生；相位噪聲是衡量輸出信號(hào)相位抖動(dòng)大小的參數(shù)。 (3) 頻率分辨率 指的是輸出頻率的最小間隔。頻率合成器的主要指標(biāo)有以下這些： (1) 輸出頻率的范圍 指的是輸出的最小頻率和最大頻率之間的變化范圍。隨著電子技術(shù)的不斷發(fā)展。完成這一功能的裝置被稱(chēng)為頻率合成器。所以采用方案四進(jìn)行設(shè) 計(jì)。用該方法設(shè)計(jì)產(chǎn)生的信號(hào)頻率范圍廣，頻率穩(wěn)定度高，精度高，頻率轉(zhuǎn)換速度快。同時(shí)外部控制邏輯單元也可在 FPGA 中實(shí)現(xiàn)。 以 EDA 技術(shù)為基礎(chǔ)，用 FPGA 實(shí)現(xiàn) DDS 模型的設(shè)計(jì)。 【方案四】 采用直接數(shù)字合成器（ DDS），可用硬件或軟 件實(shí)現(xiàn)。但 由于它是采取閉環(huán)控制的，系統(tǒng)的輸出頻率改變后，重新達(dá)到穩(wěn)定的時(shí)間也比較長(zhǎng)。采用該方案設(shè)計(jì)輸出信號(hào)的頻率可達(dá)到超高頻甚至微波段，且輸出信號(hào)頻譜純度較高。所以采用 MAX038 芯片難以實(shí)現(xiàn)設(shè)計(jì)要求。