【正文】 使編程技能快速提高。在本設(shè)計中，采用 QuartusII 軟件仿真，所以可以通過波形文件直觀的反映出輸出的數(shù)字量的變化情況，以達到波形輸出的仿真。 波形設(shè)計采用 DDS 技術(shù)可以很方便地產(chǎn)生各種高質(zhì)量的波形。結(jié)構(gòu)體有三種描述方式，分別是行為（BEHAVIOR）描述方式、數(shù)據(jù)流（DATAFLOW）描述方式和結(jié)構(gòu)描述方式。第二部分是程序的實體，定義電路單元的輸入/輸出引腳名稱。此外，QuartusII 通過和 DSP Builder 工具與 Matlab/SIMULINK 相結(jié)合，可以方便地實現(xiàn)各種 DSP 應用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件設(shè)計、可編程邏輯設(shè)計于一體，是一種綜性的開發(fā)平臺。VHDL 的語法是基于 ADA 語言的，而 Verilog 的語法是基于 C 語言的。 VHDLamp。 使用 FPGA 時，可以根據(jù)不同的配置模式，采用不同的編程方式。CLB 在器件中排列為陣列，周圍有環(huán)形內(nèi)部連線，IOB 分布在四周的管腳上。因此，對波形發(fā)生器的設(shè)計勢在必行。采用傳統(tǒng)的模擬振蕩電路構(gòu)成的波形發(fā)生器產(chǎn)生的信號頻率精度低，不僅成本高，外圍電路復雜，易受外界干擾，而且調(diào)試困難，不便于調(diào)控，實現(xiàn)的性能指標也不理想。在工業(yè)、農(nóng)業(yè)、生物醫(yī)學等領(lǐng)域內(nèi)，如高頻感應加熱、熔煉、淬火、超聲診斷、核磁共振成像等，都需要功率或大或小、頻率或高或低的信號發(fā)生器。本設(shè)計采用 FPGA 來設(shè)計制作多功能信號發(fā)生器。對此采用具有良好性能的專用集成芯片就能達到本題的目的要求。本文主要利用VHDL語言，設(shè)計制作一個多功能波形發(fā)生器，能實現(xiàn)多種波形的輸出及組合，并進行仿真。基于 FPGA 和 Quartus II 設(shè)計的智能函數(shù)發(fā)生器第 2 頁 FPGA 也存在缺點，F(xiàn)PGA 中，每個可編程的點都有電阻和電容。加電時，F(xiàn)PGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后，F(xiàn)PGA 進入工作狀態(tài)。Verilog 簡介 VHDL（Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語言）是一種用來描述數(shù)字系統(tǒng)行為和結(jié)構(gòu)的硬件描述語言，被廣泛的運用于描述和仿真各種數(shù)字系統(tǒng)，小到幾個門，大到許多復雜集成電路相連的系統(tǒng)。由于是基于 C 語言，所以它更容易掌握，但是 VHDL 語言在設(shè)計和描述大型系統(tǒng)時具有突出優(yōu)勢。 3 系統(tǒng)設(shè)計 VHDL 程序語言基本設(shè)計一個 VHDL 語言的設(shè)計程序描述的是一個電路單元，這個電路單元可以是一個門電路，或者是一個計數(shù)器，也可以是一個 CPU，一般情況下，一個完整的 VHDL 語言程序至少包括實體、結(jié)構(gòu)體和程序包三個部分。程序的實體名稱可以任意取，但必須與 VHDL 程序的文件名稱相同。其中數(shù)據(jù)流描述方式又被稱為寄存器（RTL）描述方式。DDS 技術(shù)是從相位概念出發(fā)之結(jié)合成所需要波形的一種頻率合成技術(shù)。 程序設(shè)計原理框圖參考頻率源相位累加器 波形存儲器 數(shù)模轉(zhuǎn)換器頻率控制字基于 FPGA 和 Quartus II 設(shè)計的智能函數(shù)發(fā)生器第 6 頁 4 系統(tǒng)的軟件設(shè)計與仿真 系統(tǒng)仿真時序圖 仿真軟件 Proteus 簡介 Proteus 軟件是英國 Labcenter electronics 公司出版的 EDA 工具軟件（該軟件中國總代理為廣州風標電子技術(shù)有限公司） 。設(shè)計以 FPGA 為核心，詳細闡述了 FPGA 內(nèi)部實現(xiàn)的功能及 VHDL 程序設(shè)計仿真。 （解決辦法：將波形平移擴大將小數(shù)和負數(shù)換算成整數(shù)裝入即可顯示波形數(shù)據(jù)）；關(guān)鍵的問題是怎樣實現(xiàn)尋址的操作，首先是定義一個從 0—7 的循環(huán)加法計數(shù)器作為段內(nèi)基地址尋址，然后通過 case 語句 choose 波形選擇相應波段的段地址等。簡易波形發(fā)生器在生活中各個場合都有著大量的使用術(shù)。entity boxin isport ( clk,reset: in std_logic。 q1: out std_logic_vector(7 downto 0))。基于 FPGA 和 Quartus II 設(shè)計的智能函數(shù)發(fā)生器第 14 頁 ponent xuan_4 is元件調(diào)用 port ( sel: in std_logic_vector(1 downto 0)。 u3: fangbo port map(clk=clk,clr=reset,q3=y3)。end entity。139。end if。 q1: out std_logic_vector(7 downto 0))。event and clk=39。 end if。entity sanjiao isport ( clk,reset: in std_logic。039。039。039。end process。architecture fangbo_arc of fangbo issignal t: bit。139。process(clk,t) begin if clk39。 end if。 q:out std_logic_vector(7 downto 0) )。 end process。reg [5:0] addr,address。end elsei=i+1。5 : romout = 3?；?FPGA 和 Quartus II 設(shè)計的智能函數(shù)發(fā)生器第 21 頁 13: romout = 1。21 : romout = 25。29 : romout = 10。 1: address=addr+8。 3: address=addr+24。31 : romout = 0。23 : romout = 35。15: romout = 1。7 : romout = 3。 //ROM 的設(shè)定 input[5:0] address。reg f_out。 基于 FPGA 和 Quartus II 設(shè)計的智能函數(shù)發(fā)生器第 19 頁 /*************************************************** 名稱：基于 Verilog 編程的智能函數(shù)發(fā)生器設(shè)計程序***************************************************/module Sin(f_clk,p,choose,data)。architecture xuan_4_arc of xuan_4 is begin process(sel) begin case sel is when 00=q=d0。end fangbo_arc。139。定義 64 分頻，實際時增大數(shù)字，減小分頻系數(shù) ,因為 FPGA 系統(tǒng)的時鐘基于 FPGA 和 Quartus II 設(shè)計的智能函數(shù)發(fā)生器第 18 頁 為 50MH 的。 beginif clr=39。****************方波****************library ieee。 end if。向上的鋸齒波 a:=39。 elsif clk39。end entity。 q1=tmp1。 then if m1=0 then m1=7。architecture jian_arc of jian issignal m1:integer range 7