【正文】 conv_std_logic_vector(8,8)。 WHEN 29=Q=conv_std_logic_vector(4,8)。 WHEN 30=Q=conv_std_logic_vector(1,8)。 WHEN 31=Q=conv_std_logic_vector(0,8)。 WHEN 32=Q=conv_std_logic_vector(0,8)。 WHEN 33=Q=conv_std_logic_vector(1,8)。 WHEN 34=Q=conv_std_logic_vector(4,8)。 WHEN 35=Q=conv_std_logic_vector(8,8)。 WHEN 36=Q=conv_std_logic_vector(13,8)。 WHEN 37=Q=conv_std_logic_vector(19,8)。 WHEN 38=Q=conv_std_logic_vector(26,8)。 WHEN 39=Q=conv_std_logic_vector(34,8)。 WHEN 40=Q=conv_std_logic_vector(43,8)。 WHEN 41=Q=conv_std_logic_vector(53,8)。 WHEN 42=Q=conv_std_logic_vector(64,8)。 WHEN 43=Q=conv_std_logic_vector(75,8)。 WHEN 44=Q=conv_std_logic_vector(87,8)。 WHEN 45=Q=conv_std_logic_vector(99,8)。 WHEN 46=Q=conv_std_logic_vector(112,8)。 WHEN 47=Q=conv_std_logic_vector(124,8)。 WHEN 48=Q=conv_std_logic_vector(137,8)。 WHEN 49=Q=conv_std_logic_vector(150,8)。 WHEN 50=Q=conv_std_logic_vector(162,8)。 WHEN 51=Q=conv_std_logic_vector(176,8)。 WHEN 52=Q=conv_std_logic_vector(186,8)。 WHEN 53=Q=conv_std_logic_vector(197,8)。 WHEN 54=Q=conv_std_logic_vector(207,8)。 WHEN 55=Q=conv_std_logic_vector(217,8)。 WHEN 56=Q=conv_std_logic_vector(225,8)。 WHEN 57=Q=conv_std_logic_vector(233,8)。 WHEN 58=Q=conv_std_logic_vector(239,8)。 WHEN 59=Q=conv_std_logic_vector(245,8)。 WHEN 60=Q=conv_std_logic_vector(249,8)。 WHEN 61=Q=conv_std_logic_vector(252,8)。 WHEN 62=Q=conv_std_logic_vector(254,8)。 WHEN 63=Q=conv_std_logic_vector(255,8)。 WHEN OTHERS=NULL。 END CASE。 END IF。 END PROCESS。END rtl。函數(shù)選擇模塊的VHDL源程序：LIBRARY IEEE。USE 。ENTITY selecter IS PORT( SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 D0,D1,D2,D3,D4,D5:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END selecter。 ARCHITECTURE rtl OF selecter IS BEGIN PROCESS(SEL) BEGIN CASE SEL IS WHEN 000=Q=D0。 WHEN 001=Q=D1。 WHEN 010=Q=D2。 WHEN 011=Q=D3。 WHEN 100=Q=D4。 WHEN 101=Q=D5。 WHEN OTHERS=NULL。 END CASE。 END PROCESS。END rtl。頂層模塊的VHDL源程序：LIBRARY IEEE。USE 。ENTITY bysj IS PORT( CLK,CLR:IN STD_LOGIC。 SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END bysj。 ARCHITECTURE rtl OF bysj IS COMPONENT increase IS PORT( CLK,CLR:IN STD_LOGIC。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END COMPONENT increase。 COMPONENT decrease IS PORT( CLK,CLR:IN STD_LOGIC。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END COMPONENT decrease。 COMPONENT triigle IS PORT( CLK,CLR:IN STD_LOGIC。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END COMPONENT triigle。 COMPONENT ladder IS PORT( CLK,CLR:IN STD_LOGIC。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END COMPONENT ladder。 COMPONENT sin IS PORT( CLK,CLR:IN STD_LOGIC。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END COMPONENT sin。 COMPONENT square IS PORT( CLK,CLR:IN STD_LOGIC。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END COMPONENT square。 COMPONENT selecter IS PORT( SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 D0,D1,D2,D3,D4,D5:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END COMPONENT selecter。 SIGNAL D0:STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL D1:STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL D2:STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL D3:STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL D4:STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL D5:STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN U1:increase PORT MAP(CLK,CLR,D0)。 U2:decrease PORT MAP(CLK,CLR,D1)。 U3:triigle PORT MAP(CLK,CLR,D2)。 U4:ladder PORT MAP(CLK,CLR,D3)。 U5:sin PORT MAP(CLK,CLR,D4)。 U6:square PORT MAP(CLK,CLR,D5)。 U7:selecter PORT MAP(SEL,D0,D1,D2,D3,D4,D5,Q)。 END rtl。智能函數(shù)發(fā)生器電路原理圖致 謝在即將完成我的學(xué)位論文之際，特向一直默默關(guān)心我的導(dǎo)師、同學(xué)和朋友表示衷心的感謝和誠(chéng)摯的祝福。能夠順利完畢業(yè)設(shè)計(jì)我要感謝我的指導(dǎo)老師xxx老師的悉心指導(dǎo)和同學(xué)的幫助?！詈?，謹(jǐn)向在百忙之中抽出時(shí)問來參加我的論文答辯的各位老師表示衷心的感謝。