fpga課程設(shè)計(jì)--基于vhdl的2fsk的信號(hào)發(fā)生器-資料下載頁(yè)
2024-11-07 22:33本頁(yè)面
【導(dǎo)讀】綜合、優(yōu)化、仿真與驗(yàn)證，直到生成器件2FSK信號(hào)發(fā)生器；過(guò)量化編碼變成二進(jìn)制碼流，稱為基帶信號(hào)。信號(hào)時(shí)，由于電話網(wǎng)絡(luò)的帶寬為4kHz以下，因此數(shù)字信號(hào)不能直接在其上傳輸。此時(shí)可將數(shù)字信號(hào)進(jìn)行調(diào)制，2FSK即為一種常用的數(shù)字調(diào)制方式。因此2FSK調(diào)制技術(shù)在通信行業(yè)得到了廣泛的應(yīng)用，并且。主要適用于低、中速數(shù)據(jù)傳輸。VHDL在數(shù)字系統(tǒng)設(shè)計(jì)中占據(jù)了越來(lái)越重要的位置。故利用FPGA這一新的技術(shù)手段來(lái)研究數(shù)字調(diào)制技術(shù)有重要的現(xiàn)實(shí)意義。控是用載波的頻率來(lái)傳送數(shù)字消息，即用所傳送的數(shù)字消息控制載波的頻率。頻）的已調(diào)波形，而且1f與2f之間的改變是瞬間完成的。同的獨(dú)立頻率源進(jìn)行選通。本例由FPGA產(chǎn)生正弦信號(hào)的采樣值。循環(huán)序列，并采取措施防止進(jìn)入全“0”狀態(tài)。引入跳變檢測(cè)主要是為了便于觀察，120kHz，此時(shí)正弦波產(chǎn)生器產(chǎn)生一個(gè)kHz的正弦波，代表數(shù)字信號(hào)“0”；根據(jù)抽樣定理可知，當(dāng)
【正文】 alue=11010110。 when 39=value=11010000。 when 40=value=11001010。 when 41=value=11000011。 when 42=value=10111100。 when 43=value=10110101。 when 44=value=10101110。 when 45=value=10100110。 when 46=value=10011111。 when 47=value=10010111。 when 48=value=10001111。 when 49=value=10000111。 when 50=value=01111111。 when 51=value=01110111。 when 52=value=01101111。 when 53=value=01100111。 when 54=value=01011111。 when 55=value=01011000。 when 56=value=01010000。 when 57=value=01001001。 when 58=value=01000010。 when 59=value=00111011。 when 60=value=00110100。 when 61=value=00101110。 when 62=value=00101000。 when 63=value=00100010。 when 64=value=00011101。 when 65=value=00011000。 when 66=value=00010011。 when 67=value=00001111。 when 68=value=00001100。 when 69=value=00001000。 when 70=value=00000110。 when 71=value=00000100。 when 72=value=00000010。 when 73=value=00000001。 when 74=value=00000000。 when 75=value=00000000。 when 76=value=00000000。 when 77=value=00000001。 when 78=value=00000010。 when 79=value=00000100。 when 80=value=00000110。 when 81=value=00001000。 when 82=value=00001100。 when 83=value=00001111。 when 84=value=00010011。 when 85=value=00011000。 when 86=value=00011101。 when 87=value=00100010。 when 88=value=00101000。 when 89=value=00101110。 when 90=value=00110100。 when 91=value=00111011。 when 92=value=01000010。 when 93=value=01001001。 when 94=value=01010000。 when 95=value=01011000。 when 96=value=01011111。 when 97=value=01100111。 when 98=value=01101111。 when 99=value=01110111。 when others=NULL。 END CASE。 END PROCESS。 END PSKFSK_ARCH。 參考資料 [1] 褚振勇 ， 齊亮 ． FPGA設(shè)計(jì)及應(yīng)用 [M] ． 西安 ： 西安電子科技大學(xué)出版社 ， 2020．
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